ETC5054J/G

更新时间： 2024-01-28 13:44:59

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意法半导体 - STMICROELECTRONICS		解码器过滤器编解码器 LTE
页数	文件大小	规格书
18页	155K
描述
IC,PCM CODEC,SINGLE,CMOS,DIP,16PIN,CERAMIC

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ETC5054J/G 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP, DIP16,.3
针数：	16	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.91
压伸定律：	MU-LAW	滤波器：	YES
最大增益公差：	0.15 dB	JESD-30 代码：	R-PDIP-T16
JESD-609代码：	e0	线性编码：	NOT AVAILABLE
负电源额定电压：	-5 V	功能数量：	1
端子数量：	16	工作模式：	SYNCHRONOUS/ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	+-5 V	认证状态：	Not Qualified
座面最大高度：	5.1 mm	子类别：	Codecs
最大压摆率：	11 mA	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
电信集成电路类型：	PCM CODEC	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.62 mm
Base Number Matches：	1

ETC5054J/G 数据手册

ETC5054 - ETC5057

PIN DESCRIPTION

Type DIP PLCC

Name

Function

Description

and

SO (**)

V_BB

Negative

Power Supply

V_BB= – 5V ± 5 %.

GNDA

VF_RO

GND

Analog Ground

All signals are referenced to this pin.

Analog Output of the Receive Filter

Receive Filter

Output

V_CC

FS_R

Positive Power

Supply

V_CC= + 5 V ± 5 %.

Receive Frame

Sync Pulse

Enables BCLK_Rto shift PCM data into D_R. FS_Ris an

8kHz pulse train. See figures 1, 2 and 3 for timing

details.

D_R

Receive Data

Input

PCM data is shifted into D_Rfollowing the FS_Rleading

edge.

BCLK_R/CLKSEL

Shift-in Clock

Shifts data into D_Rafter the FS_Rleading edge. May

vary from 64 kHz to 2.048 MHz. Alternatively, may be

a logic input which selects either 1.536 MHz/1.544

MHz or 2.048 MHz for master clock in synchronous

mode and BCLK_Xis used for both transmit and receive

directions (see table 1). This input has an internal pull-

up.

MCLK_R/PDN

Receive Master Clock Must be 1.536 MHz, 1.544 MHz or 2.048 MHz. May be

asynchronous with MCLK_X, but should be

synchronous with MCLK_Xfor best performance. When

MCLK_Ris connected continuously low, MCLK_Xis

selected for all internal timing. When MCLK_Ris

connected continuously high, the device is powered

down.

MCLK_X

BCLK_X

D_X

12 Transmit Master Clock Must be 1.536 MHz, 1.544 MHz or 2.048 MHz. May be

asynchronous with MCLK_R.

Shift-out Clock

Shifts out the PCM data on DX. May vary from 64 kHz

to 2.048 MHz, but must be synchronous with MCLK_X.

Transmit

Data Output

The TRI-STATE PCM data output which is enabled

by FS_X.

FS_X

Transmit Frame

Sync Pulse

Enables BCLK_Xto shift out the PCM data on D_X. FS_Xis

an 8 kHz pulse train. See figures 1, 2 and 3 for timing

details.

TS_X

GS_X

Transmit Time Slot

Gain Set

Open drain output which pulses low during the encoder

time slot. Recommended to be grounded if not used.

Analog output of the transmit input amplifier. Used to

set gain externally.

VF_XI^–

VF_XI⁺

Inverting Amplifier

Input

Inverting Input of the Transmit Input Amplifier.

20 Non-inverting Amplifier Non-inverting Input of theTransmit Input Amplifier.

Input

(*) I: Input, O: Output, S: Power Supply

(**) Pins 4,10,11 and 13 are not connected

TRI-STATE is a trademark of National Semiconductor Corp.

3/18

1 234 5 6 7...18

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