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EPM7128BFI256-4

更新时间： 2024-01-11 11:23:17

品牌	Logo	应用领域
阿尔特拉 - ALTERA		时钟 LTE 输入元件可编程逻辑
页数	文件大小	规格书
147页	3309K
描述
EE PLD, 4ns, 128-Cell, CMOS, PBGA256, FINE LINE, BGA-256

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EPM7128BFI256-4 技术参数

是否Rohs认证：	符合	生命周期：	Not Recommended
包装说明：	BGA, BGA256,16X16,40	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.61
其他特性：	YES	系统内可编程：	YES
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e1
JTAG BST：	YES	宏单元数：	128
端子数量：	256	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC
封装代码：	BGA	封装等效代码：	BGA256,16X16,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.8/3.3,2.5 V
可编程逻辑类型：	EE PLD	传播延迟：	4 ns
认证状态：	Not Qualified	子类别：	Programmable Logic Devices
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

EPM7128BFI256-4 数据手册

MAX 7000B

Programmable Logic

Device Family

October 2000, ver. 2.1

Data Sheet

ꢀ

High-performance 2.5-V CMOS EEPROM-based programmable

logic devices (PLDs) built on second-generation Multiple Array

MatriX (MAX^®) architecture (see Table 1)

Features...

–

Pin-compatible with the popular 5.0-V MAX 7000S and 3.3-V

MAX 7000A device families

–

High-density PLDs ranging from 600 to 10,000 usable gates

3.5-ns pin-to-pin logic delays with counter frequencies in excess

of 285.7 MHz

Preliminary

Information

ꢀ

Advanced 2.5-V in-system programmability (ISP)

–

Programs through the built-in IEEE Std. 1149.1 Joint Test Action

Group (JTAG) interface with advanced pin-locking capability

Enhanced ISP algorithm for faster programming

ISP_Done bit to ensure complete programming

Pull-up resistor on I/O pins during in-system programming

ISP circuitry compliant with IEEE Std. 1532

–

For information on in-system programmable 5.0-V MAX 7000S or 3.3-V

MAX 7000A devices, see the MAX 7000 Programmable Logic Device Family

Data Sheet or the MAX 7000A Programmable Logic Device Family Data Sheet.

Table 1. MAX 7000B Device Features

Note (1)

Feature

EPM7032B

EPM7064B

EPM7128B

EPM7256B

EPM7512B

Usable gates

Macrocells

600

1,250

2,500

128

5,000

256

10,000

512

Logic array blocks

Maximum user I/O

pins

100

164

212

(ns)

3.5

2.3

3.5

2.3

4.0

2.8

5.0

3.5

6.0

3.9

(ns)

1.0

FSU

CO1

CNT

(ns)

2.3

2.8

3.5

3.7

(MHz)

285.7

238.1

188.7

163.9

Note:

(1) Contact Altera for up-to-date information on timing information.

Altera Corporation

A-DS-MAX7000B-02.1

12 3 4 5 6 7...147

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EPM7128BFI256-7N	INTEL	获取价格	EE PLD, 4ns, 128-Cell, CMOS, PBGA256, FBGA-256
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