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CY7C006V-20JC

更新时间： 2024-09-30 21:18:27
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
22页 306K
描述
Dual-Port SRAM, 16KX8, 20ns, CMOS, PQCC68, PLASTIC, LCC-68

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CY7C006V-20JC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：PLASTIC, LCC-68
针数：68Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.82最长访问时间：20 ns
I/O 类型：COMMONJESD-30 代码：S-PQCC-J68
JESD-609代码：e0长度：24.2316 mm
内存密度：131072 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：8功能数量：1
端口数量：2端子数量：68
字数：16384 words字数代码：16000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：16KX8
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC68,1.0SQ
封装形状：SQUARE封装形式：CHIP CARRIER
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
座面最大高度：5.08 mm最大待机电流：0.00005 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.175 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：24.2316 mmBase Number Matches：1

CY7C006V-20JC 数据手册

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1
CY7C138V/144V/006V/007V  
CY7C139V/145V/016V/017V  
PRELIMINARY  
3.3V 4K/8K/16K/32K x 8/9  
Dual-Port Static RAM  
• Fully asynchronous operation  
• Automatic power-down  
Features  
• True Dual-Ported memory cells which allow simulta-  
neous access of the same memory location  
• 4K/8K/16K/32K x 8 organizations (CY7C0138V/144V/  
006V/007V)  
• 4K/8K/16K/32K x 9 organizations (CY7C0139V/145V/  
016V/017V)  
• 0.35-micron CMOS for optimum speed/power  
• Expandable databusto16/18bitsormoreusingMaster/  
Slave chip select when using more than one device  
• On-chip arbitration logic  
• Semaphores included to permit software handshaking  
between ports  
• INT flag for port-to-port communication  
• Pin select for Master or Slave  
• Commercial and Industrial Temperature Ranges  
• Available in 68-pin PLCC (all), 64-pin TQFP (7C006V &  
7C144V)  
[1]  
• High-speed access: 15 /20/25 ns  
• Low operating power  
— Active: I = 115 mA (typical)  
CC  
— Standby: I  
= 10 A (typical)  
µ
• Pin-compatible and functionally equivalent to  
IDT70V05, 70V06, and 70V07.  
SB3  
Logic Block Diagram  
R/W  
R/W  
CE  
L
R
R
R
CE  
L
OE  
OE  
L
[2]  
[2]  
8/9  
8/9  
I/O –I/O  
I/O –I/O  
0L  
7/8L  
0R  
7/8R  
I/O  
I/O  
Control  
Control  
[3]  
12–15  
12–15  
[3]  
Address  
Decode  
Address  
Decode  
True Dual-Ported  
A
A
–A  
A
A
–A  
–A  
0L  
11–14L  
0R  
11–14R  
RAM Array  
12–15  
12–15  
[3]  
[3]  
–A  
0L  
11–14L  
0R  
11–14R  
CE  
CE  
Interrupt  
Semaphore  
Arbitration  
L
R
OE  
OE  
L
R
R/W  
SEM  
R/W  
SEM  
L
R
R
L
[4]  
L
[4]  
BUSY  
INT  
BUSY  
INT  
R
R
L
M/S  
Notes:  
1. Call for availability  
2. I/O0–I/O7 for x8 devices; I/O0–I/O8 for x9 devices.  
3. A0–A11 for 4K devices; A0–A12 for 8K devices; A0–A13 for 16K devices; A0–A14 for 32K devices.  
4. BUSY is an output in master mode and an input in slave mode.  
For the most recent information, visit the Cypress web site at www.cypress.com  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
November 30, 1999  
1234567...22

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型号 品牌 获取价格 描述 数据表
CY7C007-12AC CYPRESS

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 		Multi-Port SRAM, 32KX8, 12ns, CMOS, PQFP80, PLASTIC, TQFP-80
CY7C007-15AC CYPRESS

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 		Multi-Port SRAM, 32KX8, 15ns, CMOS, PQFP80, PLASTIC, TQFP-80
CY7C007-15JC CYPRESS

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 		Dual-Port SRAM, 32KX8, 15ns, CMOS, PQCC68, PLASTIC, LCC-68
CY7C007-15JCT CYPRESS

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 		Dual-Port SRAM, 32KX8, 20ns, CMOS, PQCC68, PLASTIC, LCC-68
CY7C007A CYPRESS

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 		32K/16K x8, 32K/16K x9 Dual-Port Static RAM

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