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CAT24C022PA-28

更新时间： 2024-01-22 03:55:14
品牌 Logo 应用领域
CATALYST 光电二极管外围集成电路
页数 文件大小 规格书
12页 74K
描述
Microprocessor Circuit, CMOS, PDIP8, PLASTIC, DIP-8

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CAT24C022PA-28 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP,
针数：8Reach Compliance Code：unknown
HTS代码：8542.31.00.01风险等级：5.92
JESD-30 代码：R-PDIP-T8JESD-609代码：e0
长度：9.27 mm端子数量：8
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
认证状态：Not Qualified座面最大高度：4.57 mm
最大供电电压：6 V最小供电电压：2.7 V
标称供电电压：5 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
宽度：7.62 mmuPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUIT
Base Number Matches：1

CAT24C022PA-28 数据手册

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CAT24CXX1/XX2  
CAPACITANCE  
T = 25˚C, f = 1.0 MHz, V  
A
= 5V  
CC  
Symbol Test  
Conditions  
VI/O = 0V  
VIN = 0V  
Maximum  
Units  
pF  
(1)  
CI/O  
Input/Output Capacitance (SDA)  
Input Capacitance (SCL)  
8
6
(1)  
CIN  
pF  
A.C. CHARACTERISTICS  
VCC=2.7V to 6.0V unless otherwise specified.  
Output Load is 1 TTL Gate and 100pF.  
V
CC = 2.7V - 6V  
VCC = 4.5V - 5.5V  
SYMBOL PARAMETER  
Minimum Maximum  
Minimum Maximum  
Units  
kHz  
ns  
FSCL  
TI(1)  
Clock Frequency  
100  
200  
400  
200  
Noise Suppresion Time  
Constant at SCL, SDA Inputs  
SLC Low to SDA Data Out  
and ACK Out  
tAA  
3.5  
1
µs  
µs  
(1)  
tBUF  
Time the Bus Must be Free Before  
a New Transmission Can Start  
4.7  
1.2  
tHD:STA  
tLOW  
Start Condition Hold Time  
Clock Low Period  
4
0.6  
1.2  
0.6  
0.6  
µs  
µs  
µs  
µs  
4.7  
4
tHIGH  
Clock High Period  
tSU:STA  
Start Condition Setup Time  
(for a Repeated Start Condition)  
4.7  
tHD:DAT  
tSU:DAT  
Data in Hold Time  
0
50  
1
0
ns  
ns  
µs  
ns  
µs  
ns  
Data in Setup Time  
50  
(1)  
tR  
SDA and SCL Rise Time  
SDA and SCL Fall Time  
Stop Condition Setup Time  
Data Out Hold Time  
0.3  
300  
0.6  
100  
(1)  
tF  
300  
tSU:STO  
tDH  
4
100  
(1)(2)  
POWER-UP TIMING  
Symbol Parameter  
Maximum  
Units  
tPUR  
tPUW  
Power-up to Read Operation  
Power-up to Write Operation  
1
1
ms  
ms  
WRITE CYCLE LIMITS  
Symbol Parameter  
Minimum  
Typical  
Maximum  
Units  
tWR  
Write Cycle Time  
10  
ms  
The write cycle time is the time from a valid stop condition of a write sequence to the end of the internal program/erase cycle. During the  
write cycle, the bus interface circuits are disabled, SDA is allowed to remain high, and the device does not respond to its slave address.  
NOTE:  
(1) This parameter is tested initially and after a design or process change that affects the parameter.  
(2)  
t
and t  
are the delays required from the time V is stable until the specific operation can be initiated.  
PUR  
PUW  
CC  
Doc No. 3000, Rev. A  
3
1234567...12

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