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CAT1021LE-25TE13

更新时间： 2024-02-04 00:03:43
品牌 Logo 应用领域
CATALYST 监控可编程只读存储器电动程控只读存储器电可擦编程只读存储器
页数 文件大小 规格书
20页 149K
描述
Supervisory Circuits with I2C Serial 2k-bit CMOS EEPROM, Manual Reset and Watchdog Timer

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CAT1021LE-25TE13 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：DIP包装说明：DIP,
针数：8Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.07可调阈值：NO
模拟集成电路 - 其他类型：POWER SUPPLY MANAGEMENT CIRCUITJESD-30 代码：R-PDIP-T8
JESD-609代码：e3长度：9.59 mm
信道数量：1功能数量：1
端子数量：8最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：4.57 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3 V表面贴装：NO
技术：CMOS温度等级：AUTOMOTIVE
端子面层：MATTE TIN端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：7.62 mm
Base Number Matches：1

CAT1021LE-25TE13 数据手册

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CAT1021, CAT1022, CAT1023  
CAPACITANCE  
T = 25°C, f = 1.0 MHz, V  
= 5V  
A
CC  
Symbol Test  
Test Conditions  
VOUT = 0V  
Max  
Units  
pF  
(1)  
COUT  
Output Capacitance  
Input Capacitance  
8
6
(1)  
CIN  
VIN = 0V  
pF  
AC CHARACTERISTICS  
VCC = 3.0 V to 5.5 V and over the recommended temperature conditions, unless otherwise specified.  
Memory Read & Write Cycle(2)  
Symbol  
Parameter  
Min  
Max  
Units  
fSCL  
Clock Frequency  
400  
kHz  
Input Filter Spike  
Suppression (SDA, SCL)  
tSP  
100  
ns  
tLOW  
tHIGH  
Clock Low Period  
Clock High Period  
1.3  
0.6  
µs  
µs  
ns  
ns  
µs  
(1)  
tR  
SDA and SCL Rise Time  
SDA and SCL Fall Time  
Start Condition Hold Time  
300  
300  
(1)  
tF  
tHD;STA  
tSU;STA  
0.6  
0.6  
Start Condition Setup Time  
(for a Repeated Start)  
µs  
tHD;DAT  
tSU;DAT  
tSU;STO  
tAA  
Data Input Hold Time  
Data Input Setup Time  
Stop Condition Setup Time  
SCL Low to Data Out Valid  
Data Out Hold Time  
0
ns  
ns  
µs  
ns  
ns  
100  
0.6  
900  
tDH  
50  
Time the Bus must be Free Before a  
New Transmission Can Start  
(1)  
tBUF  
1.3  
µs  
(3)  
tWC  
Write Cycle Time (Byte or Page)  
5
ms  
Notes:  
1. This parameter is characterized initially and after a design or process change that affects the parameter. Not 100% tested.  
2. Test Conditions according to “AC Test Conditions” table.  
3. The write cycle time is the time from a valid stop condition of a write sequence to the end of the internal program/erase cycle. During the  
write cycle, the bus interface circuits are disabled, SDA is allowed to remain high and the device does not respond to its slave address.  
Doc No. 3009, Rev. K  
5
12345678...20

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