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C9811X2AYB

更新时间： 2024-02-29 16:52:55
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其他 - ETC 时钟发生器
页数 文件大小 规格书
17页 234K
描述
CPU SYSTEM CLOCK GENERATOR|SSOP|56PIN|PLASTIC

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C9811X2AYB 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP-56
针数：56Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.91JESD-30 代码：R-PDSO-G56
JESD-609代码：e0长度：18.415 mm
湿度敏感等级：1端子数量：56
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：100 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP56,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5,3.3 V
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2.794 mm子类别：Clock Generators
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

C9811X2AYB 数据手册

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APPROVED PRODUCT  
C9811x2  
Low EMI Clock Generator for Intel 810 Chipset Systems  
Pin Description  
PIN No.  
Pin Name  
PWR  
I/O TYPE  
Description  
1
VDD  
I/O  
3.3V 14.318 MHz clock output. This pin also serves as the  
select strap for IOAPIC clock frequency. If strapped low during  
power up, IOAPIC clocks run at PCI/2 (16.6 MHz). If not  
strapped, it runs at 33 MHz. This pin has a 50K internal pull-up  
(+/- 20K).  
ASEL/REF  
3
4
VDD  
VDD  
VDD  
I
O
O
OSC1 14.318MHz Crystal input  
XIN  
XOUT  
PCI0/ICH  
PCI(1..7)  
14.318MHz Crystal output  
3.3V PCI clock outputs  
11, 12, 13,  
15, 16, 18,  
19, 20  
7, 8  
25, 26  
28, 29  
VDD  
VDD  
VDD  
O
O
I
3.3V Fixed 66.6 MHz clock outputs  
3.3V Fixed 48 MHz clock outputs  
3.3V LVTTL compatible inputs for logic selection. Has an  
internal pull-up (Typ. 250KΩ)  
3V66(0,1)  
USB (0:1)  
SEL(0,1)  
30  
31  
32  
VDD  
VDD  
VDD  
I
I
I
SDATA  
SCLK  
PD#  
I²C compatible SDATA input. Has an internal pull-up (>100KΩ)  
I²C compatible SCLK input. Has an internal pull-up (>100KΩ)  
3.3V LVTTL compatible input. Device enters powerdown mode  
When held LOW. Has an internal pull-up (>100KΩ)  
3.3V output running 100MHz  
34  
VDD  
VDDS  
O
O
DCLK  
SDRAM(7..0)  
36, 37, 39,  
40, 42, 43,  
45, 46  
3.3V output running 100MHz. All SDRAM outputs can be turned  
off through SMBUS.  
49, 50, 52  
VDDC  
VDDI  
O
O
2.5V Host bus clock outputs. 66 or 100MHz depending on state  
of SEL0 and SEL1 pins.  
2.5V clock outputs running rising edge synchronous with the  
PCI clock frequency. 16.67 MHz or 33.3 MHz dependent on  
power up strapping of REF (Pin 1).  
CPU(2)_ITP,  
CPU(1,0)  
IOAPIC(1,0)  
54, 55  
2, 9, 10, 21,  
27  
-
3.3V Power Supply  
VDD  
22  
23  
51, 53  
5, 6,14, 17,  
24, 35, 41,  
47, 48, 56  
33, 38, 44  
-
-
-
-
P
P
P
P
Analog circuitry 3.3V Power Supply  
Analog circuitry power supply Ground pins.  
2.5V Power Supply’s  
VDDA  
VSSA  
VDDC, VDDI  
VSS  
-
-
Common Ground pins.  
-
P
3.3V power support for SDRAM clock output drivers.  
VDDS  
A bypass capacitor (0.1µF) should be placed as close as possible to each positive power pin. If these bypass capacitors  
are not close to the pins their high frequency filtering characteristic will be cancelled by the lead inductance of the traces.  
Cypress Semiconductor Corporation  
525 Los Coches St.  
Document#: 38-07052 Rev. **  
05/03/2001  
Milpitas, CA 95035. Tel: 408-263-6300, Fax: 408-263-6571  
http://www.cypress.com  
Page 2 of 17  
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