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C9811X2AYB

更新时间： 2024-01-17 23:55:15

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17页	234K
描述
CPU SYSTEM CLOCK GENERATOR\|SSOP\|56PIN\|PLASTIC

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C9811X2AYB 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	SSOP-56
针数：	56	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.91	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e0	长度：	18.415 mm
湿度敏感等级：	1	端子数量：	56
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	100 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP56,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	2.5,3.3 V
主时钟/晶体标称频率：	14.318 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	子类别：	Clock Generators
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.5 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

C9811X2AYB 数据手册

APPROVED PRODUCT

C9811x2

Low EMI Clock Generator for Intel 810 Chipset Systems

2-Wire SMBUS Control Interface

The 2-wire control interface implements a write slave only interface according to SMBus specification. (See Fig. 7 / P. 8).

Sub addressing is not supported, thus all preceding bytes must be sent in order to change one of the control bytes. The

2-wire control interface allows each clock output to be individually enabled or disabled. 100 Kbits/second (standard

mode) data transfer is supported.

During normal data transfer, the SDATA signal only changes when the SDCLK signal is low, and is stable when SDCLK

is high. There are two exceptions to this. A high to low transition on SDATA while SDCLK is high is used to indicate the

start of a data transfer cycle. A low to high transition on SDATA while SDCLK is high indicates the end of a data transfer

cycle. Data is always sent as complete 8-bit bytes, after which an acknowledge is generated. The first byte of a transfer

cycle is an 8-bit address. W#=0 in write mode.

The device will respond to writes to 10 bytes (max) of data to address D2 by generating the acknowledge (low) signal on

the SDATA wire following reception of each byte. Data is transferred MSB first at a max rate of 100kbits/S. The device

will not respond to any other control interface conditions, and previously set control registers are retained.

SMBUS Test Circuitry

+ 5V

2.2 K

Device under Test

DATAIN

SDATA

SCLK

+ 5V

2.2 K

+ 5V

DATAOUT

2.2 K

CLOCK

Fig.6

Note: Buffer is 7407 with VCC @ 5.0 V

Cypress Semiconductor Corporation

525 Los Coches St.

Document#: 38-07052 Rev. **

05/03/2001

Milpitas, CA 95035. Tel: 408-263-6300, Fax: 408-263-6571

http://www.cypress.com

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型号	品牌	描述	获取价格	数据表
C9812	CYPRESS	Low EMI Clock Generator for Intel 810E Chipset Systems	获取价格
C9812DYB	CYPRESS	Low EMI Clock Generator for Intel 810E Chipset Systems	获取价格
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C9815CY	CYPRESS	Processor Specific Clock Generator, CMOS, PDSO56, SSOP-56	获取价格
C9815DY	ETC	CPU SYSTEM CLOCK GENERATOR\|SSOP\|56PIN\|PLASTIC	获取价格
C9816ATB	CYPRESS	Processor Specific Clock Generator, CMOS, PDSO56, TSSOP-56	获取价格

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