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ATF1504SE-10JC44

更新时间： 2024-02-20 17:54:45
品牌 Logo 应用领域
爱特美尔 - ATMEL 时钟输入元件可编程逻辑
页数 文件大小 规格书
69页 601K
描述
EE PLD, 10ns, 64-Cell, CMOS, PQCC44, PLASTIC, LCC-44

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ATF1504SE-10JC44 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：QCCJ, LDCC44,.7SQ
针数：44Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.75
其他特性：CONFIGURABLE I/O OPERATION WITH 3.3V OR 5V最大时钟频率：125 MHz
系统内可编程：YESJESD-30 代码：S-PQCC-J44
JESD-609代码：e0JTAG BST：YES
长度：16.5862 mm湿度敏感等级：2
专用输入次数：I/O 线路数量：32
宏单元数：64端子数量：44
最高工作温度：70 °C最低工作温度：
组织：0 DEDICATED INPUTS, 32 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC44,.7SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：3.3/5,5 V可编程逻辑类型：EE PLD
传播延迟：10 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：Programmable Logic Devices
最大供电电压：5.25 V最小供电电压：4.75 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：16.5862 mm
Base Number Matches：1

ATF1504SE-10JC44 数据手册

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Features  
• 2nd Generation EE PROM-based Complex Programmable Logic Devices  
– VCCIO of 5.0V or 3.3V with 3.3V Operation being 5V Tolerant  
– 32 - 256 Macrocells with Enhanced Features  
– Pin-compatible with Industry Standard Devices  
– Speeds to 5 ns Maximum Pin-to-pin Delay  
– Registered Operation to 250 MHz  
• Enhanced Macrocells with Logic Doubling™ Features  
– Bury Either Register or COM while Using the Other for Output  
– Dual Independent Feedback Allows Multiple Latch Functions per Macrocell  
– 5 Product Terms per Macrocell, expandable to 40 per Macrocell with Cascade  
Logic, Plus 15 more with Foldback Logic  
ATF15xxSE  
Family  
Datasheet  
– D/T/Latch Configurable Flip-flops plus Transparent Latches  
– Global and/or per Macrocell Register Control Signals  
– Global and/or per Macrocell Output Enable  
– Programmable Output Slew Rate per Macrocell  
– Programmable Output Open Collector Option per Macrocell  
– Fast Registered Input from Product Term  
• Enhanced Connectivity  
ATF1502SE(L)  
ATF1504SE(L)  
ATF1508SE(L)  
ATF1516SE(L)  
– Single Level Switch Matrix for Maximum Routing Options  
– Up to 40 Inputs per Logic Block  
• Advanced Power Management Features  
– ITD (Input Transition Detection) Available Individually on Global Clocks, Inputs and  
I/O for µA Level Standby Current for “L” Versions  
– Pin-controlled 1 mA Standby Mode  
– Reduced-power Option per Macrocell  
– Automatic Power Down of Unused Macrocells  
– Programmable Pin-keeper Inputs and I/Os  
• Available in Commercial and Industrial Temperature Ranges  
• Available in All Popular Packages Including PLCC, PQFP and TQFP  
• EE PROM Technology  
Preliminary  
– 100% Tested  
– Completely Reprogrammable  
– 10,000 Program/Erase Cycles  
– 20 Year Data Retention  
– 2000V ESD Protection  
– 200 mA Latch-up Immunity  
• JTAG Boundary-scan Testing Port per IEEE 1149.1-1990 and 1149.1a-1993  
– Pull-up Option on JTAG Pins TMS and TDI  
• IEEE 1532 Compatibility for Fast In-System Programmability (ISP) via JTAG  
• PCI-compliant  
• Security Fuse Feature  
Rev. 2401D–PLD–09/02  
1234567...69

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