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AT22V10-20DM

更新时间： 2024-02-12 00:14:20

品牌	Logo	应用领域
爱特美尔 - ATMEL		时钟输入元件可编程逻辑
页数	文件大小	规格书
13页	531K
描述
UV PLD, 20ns, PAL-Type, CMOS, CDIP24, 0.300 INCH, WINDOWED, CERDIP-24

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AT22V10-20DM 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	WDIP, DIP24,.3
针数：	24	Reach Compliance Code：	unknown
ECCN代码：	3A001.A.2.C	HTS代码：	8542.39.00.01
风险等级：	5.23	其他特性：	10 MACROCELLS; 1 EXTERNAL CLOCK; SHARED INPUT/CLOCK; VARIABLE PRODUCT TERMS
架构：	PAL-TYPE	最大时钟频率：	31.2 MHz
JESD-30 代码：	R-GDIP-T24	JESD-609代码：	e0
长度：	32 mm	专用输入次数：	11
I/O 线路数量：	10	输入次数：	22
输出次数：	10	产品条款数：	132
端子数量：	24	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	11 DEDICATED INPUTS, 10 I/O
输出函数：	MACROCELL	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	WDIP	封装等效代码：	DIP24,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE, WINDOW
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
可编程逻辑类型：	UV PLD	传播延迟：	20 ns
认证状态：	Not Qualified	座面最大高度：	5.08 mm
子类别：	Programmable Logic Devices	最大供电电压：	5.5 V
最小供电电压：	4.5 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.62 mm	Base Number Matches：	1

AT22V10-20DM 数据手册

AT22V10/L

Preload of Registered Outputs

The registers in the AT22V10 and AT22V10L are provided

with circuitry to allow loading of each register asynchro-

nously with either a high or a low. This feature will simplify

testing since any state can be forced into the registers to

Level forced on

registered output pin

during preload cycle

after cycle

control test sequencing. A V level on the I/O pin will

High

force the register high; a V will force it low, independent

Low

of the polarity bit (C0) setting. The preload state is entered

by placing an 11.5-V to 13-V signal on pin 8 on DIPs, and

pin 10 on SMPs. When the clock pin is pulsed high, the

data on the I/O pins is placed into the ten registers.

= 100 ns

DMIN

Power Up Reset

The registers in the AT22V10 and AT22V10L are de-

signed to reset during power up. At a point delayed slightly

from V

crossing 3.8 V, all registers will be reset to the

low state. The output state will depend on the polarity of

the output buffer.

This feature is critical for state machine initialization. How-

ever, due to the asynchronous nature of reset and the un-

certainty of how V actually rises in the system, the fol-

lowing conditions are required:

1) The V rise must be monotonic,

Description

Parameter

Min Typ Max Units

2) After reset occurs, all input and feedback setup times

must be met before driving the clock pin high, and

Power-Up

Reset Time

600 1000

3) The clock must remain stable during t

1-103

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与AT22V10-20DM相关器件

型号	品牌	描述	获取价格	数据表
AT22V10-20DM/883	MICROCHIP	UV PLD, 20ns, PAL-Type, CMOS, CDIP24, 0.300 INCH, WINDOWED, CERDIP-24	获取价格
AT22V10-20FC	ETC	UV-Erasable/OTP PLD	获取价格
AT22V10-20FI	ATMEL	OT PLD, 20ns, PAL-Type, CMOS, CDFP24, MO-19AA, CERPACK-24	获取价格
AT22V10-20FM	ETC	UV-Erasable/OTP PLD	获取价格
AT22V10-20FM/883	ATMEL	OT PLD, 20ns, PAL-Type, CMOS, CDFP24, MO-19AA, CERPACK-24	获取价格
AT22V10-20GC	ATMEL	OT PLD, 20ns, PAL-Type, CMOS, CDIP24, 0.300 INCH, CERDIP-24	获取价格

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