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ADUM3154BRSZ-RL7

更新时间： 2024-01-04 16:40:32

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亚德诺 - ADI		光电二极管
页数	文件大小	规格书
23页	369K
描述
3.75 kV, 7-Channel, SPIsolator Multiple Slave, Digital Isolator for SPI

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ADUM3154BRSZ-RL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	SSOP,
针数：	20	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	2.14	模拟集成电路 - 其他类型：	ANALOG CIRCUIT
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e3
长度：	7.2 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	20
最高工作温度：	125 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	座面最大高度：	2 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	5.3 mm
Base Number Matches：	1

ADUM3154BRSZ-RL7 数据手册

Data Sheet

ADuM3154

SPECIFICATIONS

ELECTRICAL CHARACTERISTICS—5 V OPERATION

All typical specifications are at T_A= 25°C and V_DD1= V_DD2= 5 V. Minimum and maximum specifications apply over the entire

recommended operation range: 4.5 V ≤ V_DD1≤ 5.5 V, 4.5 V ≤ V_DD2≤ 5.5 V, and −40°C ≤ T_A≤ +125°C, unless otherwise noted. Switching

specifications are tested with C_L= 15 pF and CMOS signal levels, unless otherwise noted.

Table 2. Switching Specifications

A Grade

B Grade

Parameter

Symbol

Min Typ Max

Min

Typ Max

Unit

Test Conditions/Comments

MCLK, MO, SO

SPI Clock Rate

SPI_MCLK

DR_FAST

t_PHL, t_PLH

MHz

Mbps

Data Rate Fast (MO, SO)

Propagation Delay

Pulse Width

Within PWD limit

50% input to 50% output

Within PWD limit

100

12.5

Pulse Width Distortion

Codirectional Channel Matching¹

Jitter, High Speed

MSS

PWD

t_PSKCD

J_HS

|t_PLH− t_PHL|

Data Rate Fast

Propagation Delay

Pulse Width

Pulse Width Distortion

Setup Time²

DR_FAST

t_PHL, t_PLH

PWD

MSS_SETUP

J_HS

Mbps

Within PWD limit

50% input to 50% output

Within PWD limit

100

1.5

12.5

|t_PLH− t_PHL|

Jitter, High Speed

SSA0, SSA1

Data Rate Slow

Propagation Delay

Pulse Width

DR_SLOW

t_PHL, t_PLH

250

2.6

250

2.6

kbps

µs

Within PWD limit

50% input to 50% output

Within PWD limit

0.1

Jitter, Low Speed

SSAx³Minimum Input Skew⁴

J_LS

t_{SSAx SKEW}

2.5

µs

¹Codirectional channel matching is the absolute value of the difference in propagation delays between any two channels with inputs on the same side of the isolation barrier.

MSS

The

signal is glitch filtered in both speed grades, whereas the other fast signals are not glitch filtered in the B grade. To guarantee that

reaches the output

MSS

ahead of another fast signal, set up

³SSAx = SSA1 or SSA2.

prior to the competing signal by different times depending on speed grade.

⁴An internal asynchronous clock, not available to users, samples the low speed signals. If edge sequence in codirectional channels is critical to the end application, the

leading pulse must be at least 1 t_{SSAx SKEW}ahead of a later pulse to guarantee the correct order or simultaneous arrival at the output.

Rev. B | Page 3 of 22

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