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Datasheet > 驱动程序和接口 > 其他接口集成电路> ADN2849ACP-RL7
ADN2849ACP-RL7 PDF预览

ADN2849ACP-RL7

更新时间： 2024-02-18 18:28:35
品牌 Logo 应用领域
亚德诺 - ADI 驱动器驱动程序和接口接口集成电路
页数 文件大小 规格书
17页 1043K
描述
10.7 Gbps Electro-Absorption Modulator Driver

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ADN2849ACP-RL7 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFN包装说明：HVQCCN, LCC24,.16SQ,20
针数：24Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.92Is Samacsys：N
接口集成电路类型：INTERFACE CIRCUITJESD-30 代码：S-PQCC-N24
JESD-609代码：e0长度：4 mm
标称负供电电压：-5.2 V功能数量：1
端子数量：24最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC24,.16SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：-5.2 V
认证状态：Not Qualified座面最大高度：1 mm
子类别：Display Drivers表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4 mmBase Number Matches：1

ADN2849ACP-RL7 数据手册

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Preliminary Technical Data  
ADN2849  
Specifications  
(Electrical Specifications (VEE=VEEMIN to VEEMAX . All specifications Tmin to Tmax, ZL=50Ω unless otherwise noted. Typical values  
specified at 250C)  
Table 1.  
Parameter  
Min  
Typ Max  
Unit  
Conditions  
Bias Offset Voltage(MODP)  
Bias offset voltage  
-0.25  
0.9  
-5  
-2.0  
1.1  
5
V
V/V  
%
Note 1  
BIAS_SET voltage to bias offset voltage gain  
Bias offset voltage drift over temperature and VEE  
Modulation Voltage(MODP)  
Modulation voltage swing  
MOD_SET voltage to modulation voltage swing gain  
Modulation voltage drift over temperature and VEE  
Back termination resistance  
Rise time (20% - 80%)  
Ta=250C, VEE=-5.2V  
0.6  
1.5  
-5  
3.0  
1.9  
5
V
V/v  
%
Note1  
Ta=250C, VEE=-5.2V  
40  
60  
Ω
ps  
ps  
ps RMS  
psp-p  
%
%
V
27  
27  
36  
36  
0.75  
10  
85  
5
Fall time (20% - 80%)  
Random jitter  
Total jitter  
Cross point adjust range  
Cross point drift over temperature and VEE  
Minimum output voltage(single ended)  
|S22|  
Modulation enable time  
Modulation disable time  
Data Inputs (DATAP, DATAN)  
Differential Input voltage  
Termination resistance  
30  
-5  
VEE+1.7  
Note1  
At 10GHz  
-8  
dB  
ns  
ns  
100  
100  
600  
40  
1600  
60  
mVp-p  
Ω
Setup time (see figure 2)  
Hold time (see figure 2)  
|S11|  
25  
25  
ps  
ps  
DB  
CLK_SELB=’0’  
CLK_SELB=’0’  
At 10GHz  
-10  
-10  
Clock Inputs (CLKP, CLKN)  
Differential Input voltage  
Termination resistance  
600  
40  
1600  
60  
mVp-p  
Ω
dB  
|S11|  
At 10GHz  
Cross point adjust (CPAN, CPAP)  
Input voltage range  
CPAP, CPAN differential voltage  
Input current  
-0.85  
85  
-1.85  
0.6  
115  
V
Vp-p  
µA  
Logic Inputs (MOD_ENB, CLK_SELB)  
VIH  
VIL  
IIL  
VEE+2  
V
V
VEE+0.8  
-400  
20  
VI=VEE+0.4V  
VI=VEE+2.4V  
VI=0V  
µA  
µA  
µA  
IIH  
200  
Supply  
VEE  
IEE  
-4.75  
-5.2 -5.5  
52  
V
mA  
IMOD=0  
VMODP/MODN=0  
Notes:  
Minimum supply voltage and minimum output voltage determine maximum output swing and maximum bias offset that can be achieved concurrently.  
Measured using the characterization circuit shown in figure 3.  
Rev. Pr. G | Page 2 of 17  
1234567...17

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