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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ADN2818ACPZ-RL
ADN2818ACPZ-RL PDF预览

ADN2818ACPZ-RL

更新时间： 2024-02-08 13:16:14
品牌 Logo 应用领域
亚德诺 - ADI ATM集成电路SONET集成电路SDH集成电路电信集成电路电信电路异步传输模式时钟
页数 文件大小 规格书
40页 813K
描述
Continuous Rate 10 Mbps to 2.7 Gbps Clock and Data Recovery ICs

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ADN2818ACPZ-RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：5A991.B.3
HTS代码：8542.39.00.01风险等级：5.25
Is Samacsys：N应用程序：SONET;SDH
JESD-30 代码：S-XQCC-N32JESD-609代码：e3
长度：5 mm湿度敏感等级：3
功能数量：1端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1 mm子类别：ATM/SONET/SDH ICs
最大压摆率：0.217 mA标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH CLOCK RECOVERY CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：5 mmBase Number Matches：1

ADN2818ACPZ-RL 数据手册

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ADN2817/ADN2818  
Data Sheet  
OUTPUT AND TIMING SPECIFICATIONS  
Table 3.  
Parameter  
Conditions  
Min  
Typ  
Max  
Unit  
CML OUPUT CHARACTERISTICS (CLKOUTP/CLKOUTN,  
DATAOUTP/DATAOUTN)  
Single-Ended Output Swing, VSE  
Differential Output Swing, VDIFF  
Output Voltage  
See Figure 3  
See Figure 3  
300  
600  
350  
700  
600  
1200  
mV  
mV  
High, VOH  
Low, VOL  
VCC  
V
V
VCC − 0.6  
VCC − 0.35 VCC − 0.3  
CML Outputs Timing  
Rise Time  
Fall Time  
Setup Time, tS  
Hold Time, tH  
Setup Time, tDDRS  
Hold Time, tDDRH  
I2C INTERFACE DC CHARACTERISTICS  
Input Voltage  
20% to 80%  
80% to 20%  
80  
80  
200  
200  
170  
230  
112  
123  
250  
250  
200  
260  
ps  
ps  
ps  
ps  
ps  
ps  
See Figure 2, OC-48  
See Figure 2, OC-48  
See Figure 4, OC-48  
See Figure 4, OC-48  
LVCMOS  
150  
150  
140  
200  
High, VIH  
Low, VIL  
Input Current  
Output Low Voltage  
I2C INTERFACE TIMING  
SCK Clock Frequency  
SCK Pulse Width High  
High, tHIGH  
0.7 VCC  
−10.0  
V
V
µA  
V
0.3 VCC  
+10.0  
0.4  
VIN = 0.1 VCC or VIN = 0.9 VCC  
VOL, IOL = 3.0 mA  
See Figure 22  
400  
kHz  
600  
1300  
ns  
ns  
Low, tLOW  
Start Condition  
Hold Time, tHD;STA  
Setup Time, tSU;STA  
Data  
600  
600  
ns  
ns  
Setup Time, tSU;DAT  
Hold Time, tHD;DAT  
SCK/SDA Rise/Fall Time, tR/tF  
Stop Condition Setup Time, tSU;STO  
Bus Free Time Between a Stop and a Start, tBUF  
REFCLK CHARACTERISTICS  
Input Voltage Range  
VIL  
100  
300  
20 + 0.1 Cb  
600  
1300  
ns  
ns  
ns  
ns  
ns  
300  
Optional lock to REFCLK mode  
At REFCLKP or REFCLKN  
0
V
VIH  
VCC  
100  
V
Minimum Differential Input Drive  
Reference Frequency  
Required Accuracy  
mV p-p  
MHz  
ppm  
10  
200  
100  
Rev. E | Page 6 of 40  
 
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