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ADMC201

更新时间： 2024-01-14 21:58:23
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
15页 145K
描述
Motion Coprocessor

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ADMC201 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：LCC包装说明：PLASTIC, LCC-68
针数：68Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.31.00.01
风险等级：5.92Is Samacsys：N
JESD-30 代码：S-PQCC-J68JESD-609代码：e0
长度：24.1808 mm端子数量：68
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：220认证状态：Not Qualified
座面最大高度：4.45 mm最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：24.1808 mmuPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUIT
Base Number Matches：1

ADMC201 数据手册

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ADMC201  
Table I. Timing Specifications (VDD = 5 V, ؎ 5%; TA = –40؇C to +85؇C)  
Number  
Symbol  
Timing Requirements  
Min  
Max  
Units  
1
2
3
4
5
6
7
8
t
t
t
perclk  
pwhclk  
pwlclk  
CLK Period  
CLK Pulsewidth, High  
CLK Pulsewidth, Low  
CS Low before Falling Edge of WR  
ADDR Valid before Falling Edge of WR  
DATA Valid before Rising Edge of WR  
DATA Hold after Rising Edge of WR  
ADDR Hold after Rising Edge of WR  
CS Hold after Rising Edge of WR  
WR Pulsewidth, Low  
40  
20  
20  
0
0
13  
4.5  
4.5  
4.5  
20  
20  
7
7
10  
10  
0
0
0
0
20  
20  
7.5  
7.5  
2 × tperclk  
160  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tsucsb_wrb  
tsuaddr_wrb  
tsudata_wrb  
thdwrb_data  
thdwrb_addr  
thdwrb_csb  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
t
t
pwlwrb1  
pwhwrb1  
WR Pulsewidth, High  
thdwrb_clk_h1  
tsuwrb_clk_h1  
tsuwrb_clk_l1  
thdclk_wrb_l1  
tsucsb_rdb  
WR Low after Rising Edge of CLK  
WR High before Rising Edge of CLK  
WR High before Falling Edge of CLK  
WR High after Falling Edge of CLK  
CS Low before Falling Edge of RD  
ADDR Valid before Falling Edge of RD  
ADDR Hold after Rising Edge of RD  
CS Hold after Rising Edge of RD  
RD Pulsewidth, Low  
tsuaddr_rdb  
t rdb_addr  
thdrdb_csb  
t
t
tsurdb_clk_h  
thdrdb_clk_h  
tpwlresetb  
9
hd  
pwlrdb  
pwhrdb  
RD Pulsewidth, High  
RD Low before Rising Edge of CLK  
RD Low after Rising Edge of CLK  
RESET Pulsewidth, Low  
NOTE  
1All WRITES to the ADMC201 must occur within 1 System Clock Cycle (0 wait states).  
Number  
Symbol  
Switching Characteristics  
Min  
Max  
Units  
25  
26  
27  
28  
tdlyrdb_data  
thdrdb_data  
DATA Valid after Falling Edge of RD  
DATA Hold after Rising Edge of RD  
Digital I/O Pulsewidth, High  
23  
ns  
ns  
ns  
ns  
0
t
pwh_pio  
2 × tperclk  
2 × tperclk  
tpwl_pio  
Digital I/O Pulsewidth, Low  
1
CLK  
2
3
12  
13  
8
15  
CLK  
CS  
9
Figure 1. Clock Input Timing  
A0–A3  
14  
11  
10  
CLK  
WR  
24  
DATA  
RESET  
4
5
Figure 2. Reset Input Timing  
6
7
NOTE:  
ALL WRITES TO THE ADMC201 MUST OCCUR WITHIN  
ONE SYSTEM CLOCK CYCLE (i.e., 0 WAIT STATES)  
Figure 3. Write Cycle Timing Diagram  
REV. B  
–3–  
1234567...15

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