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Datasheet > 电源电路 > 电源管理电路> ADM1073ARUZ-REEL7
ADM1073ARUZ-REEL7 PDF预览

ADM1073ARUZ-REEL7

更新时间： 2024-02-12 13:16:32
品牌 Logo 应用领域
亚德诺 - ADI 电源电路电源管理电路光电二极管信息通信管理控制器
页数 文件大小 规格书
24页 376K
描述
Full-Feature −48 V Hot Swap Controller

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ADM1073ARUZ-REEL7 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：14
Reach Compliance Code：unknown风险等级：5.15
其他特性：OPERATES ON NEGATIVE OPERATING VOLTAGE RANGE OF -200 TO -18 WITH -48 NOM VOLTAGE可调阈值：NO
模拟集成电路 - 其他类型：POWER SUPPLY SUPPORT CIRCUITJESD-30 代码：R-PDSO-G14
JESD-609代码：e3长度：5 mm
湿度敏感等级：1信道数量：1
功能数量：1端子数量：14
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260座面最大高度：1.2 mm
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：4.4 mmBase Number Matches：1

ADM1073ARUZ-REEL7 数据手册

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Data Sheet  
ADM1073  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
RESTART  
1
2
3
4
5
6
7
14 SHDN  
13 TIMER  
12 UV  
V
IN  
PWRGD  
SS  
ADM1073  
11 OV  
TOP VIEW  
(Not to Scale)  
SENSE  
10 DRAIN  
V
9
8
GATE  
EE  
LATCHED  
SPLYGD  
Figure 2. Pin Configuration  
Table 3. Pin Function Descriptions  
Pin Number Mnemonic  
Function  
Input Pin. Edge-triggered 5-second shutdown and automatic restart.  
1
2
RESTART  
VIN  
Shunt Regulated Positive Supply to Chip. Connect to the positive supply rail via shunt resistor. A 1 µF  
capacitor to VEE is recommended on the VIN pin.  
3
4
PWRGD  
SS  
Open Drain Output. Signals that the hot swap is complete.  
Analog Pin for Soft Start. An external capacitor on this pin sets the ramp rate of the inrush current  
profile. This pin can be overdriven to alter the current limit control loop threshold.  
5
6
7
8
SENSE  
VEE  
LATCHED  
SPLYGD  
Voltage Input from External Sense Resistor.  
Ground Supply to Chip (usually a −48 V system supply). Also low-side sense resistor connection.  
Open Drain Output. Signals the end of the PWM retry period after a current fault.  
Open Drain Output. Signals that the device is not in reset and that the supply is in operating voltage  
window.  
9
GATE  
DRAIN  
OV  
UV  
TIMER  
Output to External FET Gate Drive.  
10  
11  
12  
13  
Analog Input for Monitoring of FET Drain Voltage.  
Input Pin for Overvoltage Detection Circuitry.  
Input Pin for Undervoltage Detection Circuitry.  
Analog Pin. An external capacitor on this pin sets the maximum allowable time in current limit, the  
PWM on-time, and the PWM duty cycle.  
14  
SHDN  
Input Pin. Level-triggered device shutdown and reset.  
Rev. B | Page 7 of 24  
 
1...45678910...24

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