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ADC104S021CIMMX/NOPB

更新时间： 2024-01-29 12:00:16

品牌	Logo	应用领域
德州仪器 - TI		转换器
页数	文件大小	规格书
27页	1299K
描述
10-Bit, 200-kSPS, 4-Ch SAR ADC with single-ended inputs and serial interface 10-VSSOP -40 to 85

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ADC104S021CIMMX/NOPB 技术参数

生命周期：	Obsolete	包装说明：	,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.72	转换器类型：	ADC, SUCCESSIVE APPROXIMATION
输出位码：	OFFSET BINARY	Base Number Matches：	1

ADC104S021CIMMX/NOPB 数据手册

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ADC084S021

SNAS279E –APRIL 2005–REVISED MARCH 2013

www.ti.com

ADC084S021 Timing Specifications

The following specifications apply for V_A= +2.7V to 5.25V, GND = 0V, f_SCLK= 0.8 MHz to 3.2 MHz, f_SAMPLE= 50 ksps to 200

ksps, C_L= 50 pF, Boldface limits apply for T_A= T_MINto T_MAX: all other limits T_A= 25°C.

(1)

Symbol

Parameter

Conditions

Typical

Limits

Units

V_A

(2)

+3.0V

t_CSU

Setup Time SCLK High to CS Falling Edge

V_A= +5.0V

−0.5

+4.5

+1.5

V_A= +3.0V

V_A= +5.0V

V_A= +3.0V

V_A= +5.0V

V_A= +3.0V

V_A= +5.0V

t_CLH

Hold time SCLK Low to CS Falling Edge

Delay from CS Until DOUT active

ns (min)

ns (max)

t_EN

+16.5

+15

t_ACC

Data Access Time after SCLK Falling Edge

t_SU

t_H

t_CH

t_CL

Data Setup Time Prior to SCLK Rising Edge

Data Valid SCLK Hold Time

SCLK High Pulse Width

ns (min)

0.5 x t_SCLK0.3 x t_SCLKns (min)

SCLK Low Pulse Width

0.5 x t_SCLK0.3 x t_SCLKns (min)

V_A= +3.0V

V_A= +5.0V

V_A= +3.0V

V_A= +5.0V

1.7

1.2

Output Falling

Output Rising

t_DIS

CS Rising Edge to DOUT High-Impedance

ns (max)

1.0

(1) Tested limits are specified to TI's AOQL (Average Outgoing Quality Level).

(2) Clock may be either high or low when CS is asserted as long as setup and hold times t_CSUand t_CLHare strictly observed.

Timing Diagrams

Power Down

Power Up

Hold

Track

Hold

Track

SCLK

Control register

b4 b3 b2

Control register

b4 b3

DIN

DOUT

DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

DB7 DB6 DB5 DB4 DB3

Figure 2. ADC084S021 Operational Timing Diagram

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Product Folder Links: ADC084S021

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