AD9949AKCPZ

更新时间： 2024-01-31 11:30:29

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亚德诺 - ADI		商用集成电路
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36页	775K
描述
12-Bit CCD Signal Processor with Precision Timing Core

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AD9949AKCPZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	6 X 6 MM, LEAD FREE, MO-220-VJJD-2, LFCSP-40	针数：	40
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	7.77
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-XQCC-N40
JESD-609代码：	e3	长度：	6 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	40	最高工作温度：	85 °C
最低工作温度：	-20 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2.7 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	6 mm
Base Number Matches：	1

AD9949AKCPZ 数据手册

AD9949

TIMING SPECIFICATIONS

C_L= 20 pF, f_CLI= 36 MHz, unless otherwise noted.

Table 4.

Parameter

Symbol

Min

Typ

Max

Unit

MASTER CLOCK (CLI) (See Figure 16)

CLI Clock Period

CLI High/Low Pulse Width

Delay from CLI to Internal Pixel Period Position

CLPOB PULSE WIDTH (PROGRAMMABLE)¹

SAMPLE CLOCKS (See Figure 18)

SHP Rising Edge to SHD Rising Edge

DATA OUTPUTS (See Figure 19 and Figure 20)

Output Delay From Programmed Edge

Pipeline Delay

t_CLI

27.8

11.2

t_ADC

t_CLIDLY

t_COB

13.9

16.6

Pixels

t_S1

12.5

13.9

t_OD

Cycles

SERIAL INTERFACE (SERIAL TIMING SHOWN IN Figure 14 and Figure 15)

Maximum SCK Frequency

SL to SCK Setup Time

f_SCLK

t_LS

t_LH

t_DS

t_DH

t_DV

MHz

SCK to SL Hold Time

SDATA Valid to SCK Rising Edge Setup

SCK Falling Edge to SDATA Valid Hold

SCK Falling Edge to SDATA Valid Read

¹Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve low noise clamp reference.

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型号	品牌	描述	获取价格	数据表
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