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AD9910BSVZ-REEL

更新时间： 2024-01-02 15:49:30
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
60页 1163K
描述
1 GSPS, 14-Bit, 3.3 V CMOS Direct Digital Synthesizer

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AD9910BSVZ-REEL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：HTSSOP,针数：100
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.25
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIAL, PARALLEL, WORDJESD-30 代码：S-PDSO-G100
JESD-609代码：e3长度：14 mm
湿度敏感等级：3位数：14
功能数量：1端子数量：100
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：HTSSOP
封装形状：SQUARE封装形式：SMALL OUTLINE, HEAT SINK/SLUG, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.2 mm标称供电电压：1.8 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：14 mm

AD9910BSVZ-REEL 数据手册

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AD9910  
Parameter  
Conditions/Comments  
500 kHz  
125 kHz  
12.5 kHz  
500 kHz  
125 kHz  
12.5 kHz  
500 kHz  
125 kHz  
Min  
Typ  
–87  
–87  
–91  
–86  
–86  
–88  
–84  
–84  
–85  
Max  
Unit  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
201.1 MHz Analog Output  
301.1 MHz Analog Output  
401.3 MHz Analog Output  
12.5 kHz  
SERIAL PORT TIMING CHARACTERISTICS  
Maximum SCLK Frequency  
Minimum SCLK Clock Pulse Width  
70  
2
Mbps  
ns  
ns  
Low  
High  
4
4
Maximum SCLK Rise/Fall Time  
ns  
Minimum Data Setup Time to SCLK  
Minimum Data Hold Time to SCLK  
Maximum Data Valid Time in Read Mode  
5
0
ns  
ns  
ns  
11  
I/O_UPDATE/PS0/PS1/PS2 TIMING  
CHARACTERISTICS  
Minimum Pulse Width  
Minimum Setup Time to SYNC_CLK  
Minimum Hold Time to SYNC_CLK  
High  
1
2
0
SYNC_CLK cycle  
ns  
ns  
Tx_ENABLE and 16-BIT PARALLEL (DATA) BUS  
TIMING  
Maximum PDCLK Frequency  
Tx_ENABLE/Data Setup Time (to PDCLK)  
Tx_ENABLE/Data Hold Time (to PDCLK)  
250  
MHz  
ns  
ns  
2
1
MISCELLANEOUS TIMING CHARACTERISTICS  
Wake-Up Time2  
1
8
ms  
Fast Recovery  
Full Sleep Mode  
Minimum Reset Pulse Width High  
SYSCLK cycles  
ꢀs  
SYSCLK cycles3  
150  
5
DATA LATENCY (PIPE_LINE DELAY)  
Data Latency, Single Tone or using Profiles  
Frequency, Phase, Amplitude-to-DAC Output  
Matched latency enabled and OSK  
enabled  
Matched latency enabled and OSK  
disabled  
91  
79  
SYSCLK cycles  
SYSCLK cycles  
Frequency, Phase-to-DAC Output  
Matched latency disabled  
Matched latency disabled  
79  
47  
SYSCLK cycles  
SYSCLK cycles  
Amplitude-to-DAC Output  
Data Latency using RAM Mode  
Frequency, Phase-to-DAC Output  
Amplitude-to-DAC Output  
Matched latency enabled/disabled  
Matched latency enabled  
Matched latency disabled  
94  
106  
58  
SYSCLK cycles  
SYSCLK cycles  
SYSCLK cycles  
Data Latency, Sweep Mode  
Frequency, Phase-to-DAC Output  
Amplitude-to-DAC Output  
Matched latency enabled/disabled  
Matched latency enabled  
Matched latency disabled  
91  
91  
47  
SYSCLK cycles  
SYSCLK cycles  
SYSCLK cycles  
Data Latency, 16-Bit Input Modulation Mode  
Frequency, Phase-to-DAC Output  
Matched latency enabled  
Matched latency disabled  
103  
91  
SYSCLK cycles  
SYSCLK cycles  
Rev. 0 | Page 6 of 60  
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