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AD9806

更新时间： 2024-02-26 18:56:32

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亚德诺 - ADI		/
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12页	134K
描述
Complete 10-Bit 18 MSPS CCD Signal Processor

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AD9806 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	PLASTIC, LQFP-48	针数：	48
Reach Compliance Code：	unknown	风险等级：	5.82
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	48	最高工作温度：	85 °C
最低工作温度：	-20 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2.7 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	7 mm

AD9806 数据手册

AD9806

TIMING SPECIFICATIONS

CCD

N+1

N+2

N+3

N+4

t_ID

SHP

t_INHIBIT

t_ID

SHD

ADCCLK

t_H

t_OD

OLD

ADCCLK RISING EDGE PLACEMENT

N–0

N–9

N–8

N–7

N–6

N–5

D0–D9

NOTES:

1. SHP AND SHD SHOULD BE OPTIMALLY ALIGNED WITH THE CCD SIGNAL. SAMPLES ARE TAKEN AT THE RISING EDGES.

2. ADCCLK RISING EDGE MUST OCCUR AT LEAST 15ns AFTER THE RISING EDGE OF SHP (t_INHIBIT).

3. RECOMMENDED PLACEMENT FOR ADCCLK RISING EDGE IS BETWEEN THE RISING EDGE OF SHD AND FALLING EDGE OF SHP.

4. OUTPUT LATENCY IS 9 CYCLES.

5. ACTIVE LOW CLOCK PULSE MODE IS SHOWN.

Figure 1. CCD-MODE Timing

N+1

N+5

N+4

VIDEO

INPUT

N+2

N+3

t_OD

t_ID

ADCCLK

t_HOLD

N–9

N–8

N–7

N–6

N–5

D0–D9

NOTE:

EXAMPLE OF OUTPUT DATA LATCHED BY ADCCLK RISING EDGE.

Figure 2. AUX-, AUXMID-, ADC-Mode Timing

EFFECTIVE

PIXELS

BLANKING

INTERVAL

EFFECTIVE

PIXELS

OPTICAL BLACK

DUMMY BLACK

CCD

SIGNAL

CLPOB

CLPDM

PBLK

NOTES:

1. CLPOB PULSEWIDTH SHOULD BE A MINIMUM OF 10 OB PIXELS WIDE, 20 OB PIXELS ARE RECOMMENDED.

2. CLPDM PULSEWIDTH SHOULD BE AT LEAST 1␮s WIDE.

3. PBLK IS NOT REQUIRED, BUT RECOMMENDED IF THE CCD SIGNAL AMPLITUDE EXCEEDS 1V p-p.

4. CLPDM OVERWRITES PBLK.

5. ACTIVE LOW CLAMP PULSE MODE IS SHOWN.

Figure 3. CCD-MODE Clamp Timing

REV. 0

–7–

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型号	品牌	描述	获取价格	数据表
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