AD9804

更新时间： 2024-01-15 00:20:33

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亚德诺 - ADI		/
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8页	165K
描述
Complete 10-Bit 18 MSPS CCD Signal Processor

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AD9804 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
Reach Compliance Code：	compliant	风险等级：	5.84
最大模拟输入电压：	3.6 V	转换器类型：	D/A CONVERTER
JESD-30 代码：	S-PQFP-G48	模拟输入通道数量：	1
位数：	10	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-20 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP48,.35SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK	电源：	3 V
认证状态：	Not Qualified	子类别：	Other Converters
标称供电电压：	3 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	Base Number Matches：	1

AD9804 数据手册

AD9804

TIMING DIAGRAMS

CCD

SIGNAL

N+1

N+2

N+9

N+10

t_ID

SHP

t_S1

t_CP

t_S2

SHD

t_INH

DATACLK

t_OD

t_H

OUTPUT

DATA

N–10

N–9

N–8

N–1

NOTES:

1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.

2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.

Figure 1. Pixel Rate Timing

HORIZONTAL

BLANKING

EFFECTIVE PIXELS

OPTICAL BLACK PIXELS

DUMMY PIXELS

EFFECTIVE PIXELS

CCD

SIGNAL

CLPOB

CLPDM

PBLK

OUTPUT

DATA

OB PIXEL DATA

DUMMY BLACK

EFFECTIVE DATA

EFFECTIVE PIXEL DATA

NOTES:

1. CLPOB AND CLPDM WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING CLPDM AND/OR CLPOB.

2. PBLK SIGNAL IS OPTIONAL.

3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS 9 DATACLK CYCLES.

Figure 2. Typical Line Clamp Timing

REV. 0

–5–

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