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Datasheet > 消费电路 > 其他商用集成电路> AD9393BBCZRL-80
AD9393BBCZRL-80 PDF预览

AD9393BBCZRL-80

更新时间： 2024-02-21 10:52:40
品牌 Logo 应用领域
亚德诺 - ADI 消费电路商用集成电路PC
页数 文件大小 规格书
40页 819K
描述
Low Power HDMI Display Interface

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AD9393BBCZRL-80 技术参数

Source Url Status Check Date：2013-05-01 14:56:30.707是否无铅： 含铅
是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：BGA包装说明：LFBGA,
针数：76Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.1Samacsys Confidence：3
Samacsys Status：Released2D Presentation：https://componentsearchengine.com/2D/0T/578847.3.1.png
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=578847PCB Footprint：https://componentsearchengine.com/footprint.php?partID=578847
3D View：https://componentsearchengine.com/viewer/3D.php?partID=578847Samacsys PartID：578847
Samacsys Image：https://componentsearchengine.com/Images/9/AD9393BBCZRL-80.jpgSamacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/3/AD9393BBCZRL-80.jpg
Samacsys Pin Count：76Samacsys Part Category：Integrated Circuit
Samacsys Package Category：BGASamacsys Footprint Name：76-BALL CSP-PBGA
Samacsys Released Date：2017-01-11 11:21:59Is Samacsys：N
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-PBGA-B76
JESD-609代码：e1长度：6 mm
湿度敏感等级：3功能数量：1
端子数量：76最高工作温度：80 °C
最低工作温度：-10 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFBGA封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：1.4 mm
最大供电电压 (Vsup)：3.47 V最小供电电压 (Vsup)：1.7 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL EXTENDED端子面层：TIN SILVER COPPER
端子形式：BALL端子节距：0.5 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：40
宽度：6 mmBase Number Matches：1

AD9393BBCZRL-80 数据手册

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AD9393  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
1
2
3
4
5
6
7
8
9
10  
D14  
D15  
D16  
D18  
D20  
D22  
DCLK HSOUT  
O/E  
SDA  
A
B
C
D
E
F
D13  
D11  
D9  
D12  
D10  
D8  
D17  
D19  
D21  
D23  
DE  
VSOUT  
PD  
SCL  
GND  
FILT  
GND  
MDA  
MCL  
GND  
Rx2+  
Rx2–  
GND  
GND  
GND  
V
V
GND  
GND  
DD  
DD  
D7  
D6  
GND  
GND  
V
D
AD9393  
TOP VIEW  
(Not to Scale)  
D5  
D4  
V
D
PV  
DD  
D3  
D2  
SCLK  
DV  
DV  
DD  
LRCLK  
PV  
DD  
G
H
J
DD  
DDC_  
SCL  
D1  
D0  
DDC_  
SDA  
GND  
RxC–  
MCLK  
RxC+  
I2S3  
GND  
I2S2  
I2S1  
I2S0  
GND  
SPDIF RTERM  
Rx0–  
Rx0+  
Rx1–  
Rx1+  
GND  
K
Figure 2. Pin Configuration  
Table 4. Complete Pin List  
Pin No.  
Inputs  
B9  
Mnemonic  
Description  
Value  
PD  
Power-Down Control. Power-Down Control/Three-State Control. The function  
of this pin is programmable via Register 0x26[2:1].  
3.3 V CMOS  
Digital Video Data Inputs  
K5, K4, K8, K7, J10, K10  
Rx0+, Rx0−,  
Rx1+, Rx1−,  
Rx2+, Rx2−  
Digital Input Channel x True/Complement. These six pins receive three pairs of TMDS  
transition minimized differential signaling (TMDS ) pixel data (at 10× the pixel  
rate) from a digital graphics transmitter.  
Digital Video Clock Inputs  
K2, K1  
RxC+, RxC−  
D[23:0]  
Digital Data Clock True/Complement. This clock pair receives a TMDS clock at  
1× pixel data rate.  
TMDS  
VDD  
Outputs  
B6, A6, B5, A5, B4,  
A4, B3, A3, A2, A1,  
B1, B2, C1, C2, D1,  
D2, E1, E2, F1, F2,  
G1, G2, H1, H2  
Data Outputs. In RGB,  
D[23:16] = Red[7:0]  
D[15:8] = Green[7:0]  
D[7:0] = Blue[7:0]  
See Table 6  
A7  
DCLK  
Data Output Clock. This is the main clock output signal used to strobe the  
output data and HSOUT into external logic. Four possible output clocks can  
be selected with Register 0x25[7:6]. These are related to the pixel clock (½×  
pixel clock, 1× pixel clock, 2× frequency pixel clock, and a 90° phase shifted  
pixel clock). They are produced by the internal PLL clock generator and are  
synchronous with the pixel clock. The polarity of DCLK can also be inverted via  
Register 0x24[0].  
VDD  
A8  
HSOUT  
HSYNC Output Clock (Phase-Aligned with DCLK). Horizontal sync output. A  
reconstructed and phase-aligned version of the HSYNC input. Both the  
polarity and duration of this output can be programmed via serial bus  
registers. By maintaining alignment with DCLK and data, data timing with  
respect to horizontal sync can always be determined.  
VDD  
Rev. 0 | Page 6 of 40  
 
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