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AD73360L PDF预览

AD73360L

更新时间： 2024-02-11 10:44:32
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
32页 283K
描述
Six-Input Channel Analog Front End

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AD73360L 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP,针数：28
Reach Compliance Code：unknown风险等级：5.6
JESD-30 代码：R-PDSO-G28JESD-609代码：e3
长度：17.9 mm湿度敏感等级：3
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：2.65 mm标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：7.5 mmBase Number Matches：1

AD73360L 数据手册

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AD73360L  
AD73360LA  
Typ  
Parameter  
Min  
Max  
Unit  
Test Conditions/Comments  
LOGIC OUTPUT  
VOH, Output High Voltage  
VDD – 0.4  
0
–10  
VDD  
0.4  
+10  
V
V
µA  
|IOUT| ≤ 100 µA  
|IOUT| ≤ 100 µA  
V
OL, Output Low Voltage  
Three-State Leakage Current  
POWER SUPPLIES  
AVDD1, AVDD2  
DVDD  
2.7  
2.7  
3.6  
3.6  
V
V
8
IDD  
See Table I  
NOTES  
1Operating temperature range is as follows: –40°C to +85°C. Therefore, TMIN = –40°C and TMAX = +85°C.  
2Test conditions: Input PGA set for 0 dB gain (unless otherwise noted).  
3At input to sigma-delta modulator of ADC.  
4Guaranteed by design.  
5Overall group delay will be affected by the sample rate and the external digital filtering.  
6The ADC’s input impedance is inversely proportional to DMCLK and is approximated by: (4 × 1011)/DMCLK.  
7Frequency response of ADC measured with input at audio reference level (the input level that produces an output level of –10 dBm0), with 38 dB preamplifier  
bypassed and input gain of 0 dB.  
8Test Conditions: no load on digital inputs, analog inputs ac-coupled to ground.  
Specifications subject to change without notice.  
Table I. Current Summary (AVDD = DVDD = 3.3 V)  
Total  
Current  
(Max)  
MCLK  
ON  
Conditions  
SE  
Comments  
ADCs Only On  
25  
1
0
0
1
0
0
Yes  
No  
No  
Yes  
Yes  
No  
REFOUT Disabled  
REFOUT Disabled  
REFCAP Only On  
REFCAP and REFOUT Only On  
All Sections On  
All Sections Off  
All Sections Off  
1.0  
3.5  
26.5  
1.0  
0.05  
REFOUT Enabled  
MCLK Active Levels Equal to 0 V and DVDD  
Digital Inputs Static and Equal to 0 V or DVDD  
The above values are in mA and are typical values unless otherwise noted. MCLK = 16.384 MHz; SCLK = 16.384 MHz.  
(AVDD = 2.7 V to 3.6 V; DVDD = 2.7 V to 3.6 V; AGND = DGND = 0 V; TA = TMlN to TMAX, unless other-  
wise noted.)  
TIMING CHARACTERISTICS  
Limit at  
Parameter  
TA = –40؇C to +85؇C  
Unit  
Description  
Clock Signals  
See Figure 1.  
t1  
t2  
t3  
61  
24.4  
24.4  
ns min  
ns min  
ns min  
MCLK Period  
MCLK Width High  
MCLK Width Low  
Serial Port  
t4  
t5  
t6  
t7  
t8  
t9  
t10  
t11  
t12  
t13  
See Figures 3 and 4.  
SCLK Period  
SCLK Width High  
SCLK Width Low  
SDI/SDIFS Setup before SCLK Low  
SDI/SDIFS Hold after SCLK Low  
SDOFS Delay from SCLK High  
SDOFS Hold after SCLK High  
SDO Hold after SCLK High  
SDO Delay from SCLK High  
SCLK Delay from MCLK  
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns max  
ns max  
ns max  
0.4 × t1  
0.4 × t1  
20  
0
10  
10  
10  
10  
30  
–3–  
REV. 0  
1234567...32

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