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AD73311

更新时间： 2024-01-09 18:33:33
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
36页 333K
描述
Low Cost, Low Power CMOS General Purpose Analog Front End

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AD73311 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP20,.4针数：20
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.07
JESD-30 代码：R-PDSO-G20JESD-609代码：e3
长度：12.8 mm湿度敏感等级：1
功能数量：1端子数量：20
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：3 V认证状态：Not Qualified
座面最大高度：2.65 mm子类别：Modems
最大压摆率：0.0125 mA标称供电电压：3 V
表面贴装：YES技术：CMOS
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：7.5 mm
Base Number Matches：1

AD73311 数据手册

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AD73311  
Table II. Current Summary (AVDD = DVDD = +5.5 V)  
Analog Internal Digital External Interface  
MCLK  
SE ON  
Conditions  
Current Current  
Current  
Total Current  
Comments  
ADC On Only  
8.5  
14.5  
0.8  
6
6
0
2
2
0
16.5  
22.5  
1.0  
1
1
0
YES  
YES  
NO  
REFOUT Disabled  
REFOUT Disabled  
REFOUT Disabled  
ADC and DAC On  
REFCAP On Only  
REFCAP and  
REFOUT On Only 3.5  
0
1.5  
0
0
3.5  
1.7  
0
0
NO  
YES  
All Sections Off  
All Sections Off  
0
MCLK Active Levels Equal to  
0 V and DVDD  
Digital Inputs Static and  
Equal to 0 V or DVDD  
0
0.01  
0
0.02  
0
NO  
The above values are in mA and are typical values unless otherwise noted.  
Table III. Signal Ranges  
3 V Power Supply  
5VEN = 0  
5 V Power Supply  
5VEN = 1  
5VEN = 0  
1.2 V  
VREFCAP  
VREFOUT  
ADC  
1.2 V 10%  
1.2 V 10%  
2.4 V  
2.4 V  
1.2 V  
Maximum Input Range  
at VIN  
1.578 V p-p  
1.578 V p-p  
3.156 V p-p  
Nominal Reference Level  
1.0954 V p-p  
1.0954 V p-p  
2.1908 V p-p  
DAC  
Maximum Voltage  
Output Swing  
Single-Ended  
1.578 V p-p  
3.156 V p-p  
1.578 V p-p  
3.156 V p-p  
3.156 V p-p  
6.312 V p-p  
Differential  
Nominal Voltage  
Output Swing  
Single-Ended  
Differential  
Output Bias Voltage  
1.0954 V p-p  
2.1909 V p-p  
VREFOUT  
1.0954 V p-p  
2.1909 V p-p  
VREFOUT  
2.1908 V p-p  
4.3818 V p-p  
VREFOUT  
(AVDD = +3 V ؎ 10%; DVDD = +3 V ؎ 10%; AGND = DGND = 0 V; TA = TMlN to TMAX, unless  
TIMING CHARACTERISTICS otherwise noted)  
Limit at  
TA = –40؇C to +85؇C  
Parameter  
Unit  
Description  
Clock Signals  
See Figure 1  
MCLK Period  
MCLK Width High  
MCLK Width Low  
t1  
t2  
t3  
61  
24.4  
24.4  
ns min  
ns min  
ns min  
Serial Port  
t4  
t5  
t6  
t7  
t8  
t9  
t10  
t11  
t12  
t13  
See Figures 3 and 4  
SCLK Period  
SCLK Width High  
SCLK Width Low  
SDI/SDIFS Setup Before SCLK Low  
SDI/SDIFS Hold After SCLK Low  
SDOFS Delay from SCLK High  
SDOFS Hold After SCLK High  
SDO Hold After SCLK High  
SDO Delay from SCLK High  
SCLK Delay from MCLK  
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns min  
ns min  
ns max  
ns max  
0.4 × t1  
0.4 × t1  
20  
0
10  
10  
10  
10  
30  
REV. B  
–6–  
1...3456789...36

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