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AD674BTE/883B

更新时间： 2024-01-23 03:08:05
品牌 Logo 应用领域
亚德诺 - ADI 转换器
页数 文件大小 规格书
12页 206K
描述
Complete 12-Bit A/D Converters

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AD674BTE/883B 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFN
包装说明：QCCN,针数：28
Reach Compliance Code：unknown风险等级：5.88
最大模拟输入电压：10 V最小模拟输入电压：-10 V
最长转换时间：15 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：S-CQCC-N28长度：11.43 mm
最大线性误差 (EL)：0.0244%湿度敏感等级：NOT APPLICABLE
模拟输入通道数量：1位数：12
功能数量：1端子数量：28
最高工作温度：125 °C最低工作温度：-55 °C
输出位码：BINARY输出格式：PARALLEL, WORD
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：QCCN
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：NOT APPLICABLE座面最大高度：2.54 mm
标称供电电压：5 V表面贴装：YES
技术：BIMOS温度等级：MILITARY
端子面层：NOT SPECIFIED端子形式：NO LEAD
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT APPLICABLE宽度：11.43 mm

AD674BTE/883B 数据手册

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AD674B/AD774B  
(For all grades TMIN to TMAX with VCC = +15 V ꢂ 10% or +12 V ꢂ 5%, VLOGIC = +5 V ꢂ 10%,  
VEE = –15 V ꢂ 10% or –12 V ꢂ 5%, unless otherwise noted.)  
DIGITAL SPECIFICATIONS  
Parameter  
Test Conditions  
Min  
Max  
Unit  
LOGIC INPUTS  
VIH  
VIL  
IIH  
IIL  
CIN  
High Level Input Voltage  
Low Level Input Voltage  
High Level Input Current  
Low Level Input Current  
Input Capacitance  
2.0  
VLOGIC + 0.5  
V
V
µA  
µA  
pF  
–0.5  
–10  
–10  
+0.8  
+10  
+10  
10  
VIN = VLOGIC  
VIN = 0 V  
LOGIC OUTPUTS  
VOH  
VOL  
IOZ  
High Level Output Voltage  
IOH = 0.5 mA  
IOL = 1.6 mA  
VIN = 0 to VLOGIC  
2.4  
V
V
µA  
pF  
Low Level Output Voltage  
High-Z Leakage Current  
High-Z Output Capacitance  
0.4  
+10  
10  
–10  
COZ  
(For all grades TMIN to TMAX with VCC = +15 V ꢂ 10% or +12 V ꢂ 5%,  
VLOGIC = +5 V ꢂ 10%, VEE = –15 V ꢂ 10% or –12 V ꢂ 5%, unless otherwise noted.)  
SWITCHING SPECIFICATIONS  
CONVERTER START TIMING (Figure 1)  
CE  
tHEC  
tHSC  
J, K, A, B Grades  
Symbol Min Typ Max Min Typ Max Unit  
T Grade  
tSSC  
tSRC tHRC  
CS  
Parameter  
Conversion Time  
R/C  
8-Bit Cycle (AD674B) tC  
12-Bit Cycle (AD674B) tC  
8-Bit Cycle (AD774B) tC  
12-Bit Cycle (AD774B) tC  
6
9
4
6
8
10  
6
9
4
6
8
10  
µs  
µs  
µs  
µs  
12 15  
5
7.3  
12 15  
5
7.3  
A
0
tHAC  
6
8
200  
6
8
tSAC  
STS Delay from CE  
CE Pulsewidth  
CS to CE Setup  
tDSC  
tHEC  
tSSC  
225 ns  
STS  
50  
50  
50  
50  
50  
0
50  
50  
50  
50  
50  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tC  
tDSC  
HIGH  
IMPEDANCE  
DB11 – DB0  
CS Low During CE High tHSC  
R/C to CE Setup tSRC  
R/C LOW During CE High tHRC  
A0 to CE Setup tSAC  
A0 Valid During CE High tHAC  
Figure 1. Convert Start Timing  
CE  
50  
50  
tHSR  
tSSR  
CS  
READ TIMING—FULL CONTROL MODE (Figure 2)  
J, K, A, B Grades T Grade  
R/C  
tSRR  
tHRR  
Parameter  
Symbol Min Typ Max Min Typ Max Unit  
A
0
tHAR  
tSAR  
Access Time  
1
CL = 100 pF  
tDD  
75 150  
150  
75 150 ns  
STS  
tHD  
DATA  
VALID  
Data Valid After CE Low tHD  
252  
203  
252  
154  
ns  
ns  
150 ns  
HIGH  
IMPEDANCE  
HIGH  
DB11 – DB0  
IMPEDANCE  
tDD  
5
Output Float Delay  
CS to CE Setup  
R/C to CE Setup  
tHL  
tHL  
tSSR  
tSRR  
tSAR  
tHSR  
tHRR  
tHAR  
50  
0
50  
0
0
50  
50  
0
50  
0
0
50  
ns  
ns  
ns  
ns  
ns  
ns  
Figure 2. Read Cycle Timing  
5V  
A0 to CE Setup  
CS Valid After CE Low  
R/C High After CE Low  
A0 Valid After CE Low  
3kꢀ  
DB  
DB  
N
N
100pF  
100pF  
3kꢀ  
NOTES  
HIGH-Z TO LOGIC 1  
HIGH-Z TO LOGIC 0  
1tDD is measured with the load circuit of Figure 3a and is defined as the time required  
for an output to cross 0.4 V or 2.4 V.  
High-Z to Logic 1  
High-Z to Logic 0  
20°C to TMAX  
3At –40°C.  
4At –55°C.  
.
Figure 3a. Load Circuit for Access Time Test  
5V  
5tHL is defined as the time required for the data lines to change 0.5 V when loaded with  
the circuit of Figure 3b.  
3kꢀ  
DB  
DB  
N
N
Specifications shown in boldface are tested on all devices at final electrical test with  
worst case supply voltages at TMIN, 25°C, and TMAX. Results from those tests are used  
to calculate outgoing quality levels. All min and max specifications are guaranteed,  
although only those shown in boldface are tested.  
100pF  
100pF  
3kꢀ  
LOGIC 1 TO HIGH-Z  
LOGIC 0 TO HIGH-Z  
Logic 1 to High-Z  
Logic 0 to High-Z  
Specifications subject to change without notice.  
Figure 3b. Load Circuit for Output Float Delay Test  
REV. C  
–3–  
1234567...12

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