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AD6644ASTZ-65

更新时间： 2024-02-02 09:39:32
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 转换器
页数 文件大小 规格书
25页 1793K
描述
1-CH 14-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP52, LOW PROFILE, PLASTIC, MS-026BCC, QFP-52

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AD6644ASTZ-65 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：52
Reach Compliance Code：unknown风险等级：5.41
最大模拟输入电压：2.2 V最小模拟输入电压：
转换器类型：ADC, PROPRIETARY METHODJESD-30 代码：S-PQFP-G52
JESD-609代码：e3长度：10 mm
最大线性误差 (EL)：0.0031%湿度敏感等级：3
模拟输入通道数量：1位数：14
功能数量：1端子数量：52
最高工作温度：85 °C最低工作温度：-25 °C
输出位码：2'S COMPLEMENT BINARY输出格式：PARALLEL, WORD
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：260采样速率：65 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1.6 mm
标称供电电压：5 V表面贴装：YES
技术：BIPOLAR温度等级：OTHER
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：10 mm
Base Number Matches：1

AD6644ASTZ-65 数据手册

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AD6644  
AD6644AST-40/65  
Typ  
Parameter  
Name  
Temp  
Test Level1  
Unit  
Min  
Max  
DATA READY (DRY6)/DATA, OVR  
Data Ready to DATA Delay (Hold Time)3  
Encode = 65 MSPS (50% Duty Cycle)  
Encode = 40 MSPS (50% Duty Cycle)  
Data Ready to DATA Delay (Setup Time)3  
@ 65 MSPS (50% Duty Cycle)  
@ 40 MSPS (50% Duty Cycle)  
APERTURE DELAY  
tH_DR  
See note7  
8.6  
13.4  
See note7  
5.5  
10.3  
Full  
Full  
IV  
IV  
8.0  
12.8  
9.4  
14.2  
ns  
ns  
tS_DR  
Full  
Full  
IV  
IV  
V
3.2  
8.0  
6.5  
11.3  
ns  
ns  
tA  
tJ  
25°C  
25°C  
100  
ps  
APERTURE UNCERTAINTY (JITTER)  
V
0.2  
ps rms  
1 See the Explanation of Test Levels section.  
2 Several timing parameters are a function of tENC and tENCH  
.
3 To compensate for a change in duty cycle for tH_DR and tS_DR use the following equations:  
NewtH_DR = (tH_DR − % Change(tENCH)) × tENC/2  
NewtS_DR = (tS_DR − % Change(tENCH)) × tENC/2  
4 ENCODE to data delay (hold time) is the absolute minimum propagation delay through the ADC.  
5 ENCODE to data delay (setup time) is calculated relative to 65 MSPS (50% duty cycle). To calculate tS_E for a given encode, use the following equation:  
NewtS_E = tENC(NEW) − tENC + tS_E (that is, for 40 MSPS, NewtS_E(TYP) = 25 × 10−9 − 15.38 × 10−9 + 9.8 × 10−9 = 19.4 × 10−9).  
6 DRY is an inverted and delayed version of the encode clock. Any change in the duty cycle of the clock correspondingly changes the duty cycle of DRY.  
7 Data ready to data delay (tH_DR and tS_DR) is calculated relative to 65 MSPS (50% duty cycle) and is dependent on tENC and duty cycle. To calculate tH_DR and tS_DR for a  
given encode, use the following equations:  
NewtH_DR = tENC(NEW)/2 − tENCH + tH_DR (that is, for 40 MSPS, NewtH_DR(TYP) = 12.5 × 10−9 − 7.69 × 10−9 + 8.6 × 10−9 = 13.4 × 10−9).  
NewtS_DR = tENC(NEW)/2 − tENCH + tS_DR (that is, for 40 MSPS, NewtS_DR(TYP) = 12.5 × 10−9 − 7.69 × 10−9 + 5.5 × 10−9 = 10.3 × 10−9).  
AC SPECIFICATIONS  
ENCODE  
All ac specifications tested by driving ENCODE and  
differentially.  
ENCODE  
AVCC = 5 V, DVCC = 3.3 V; ENCODE and  
= maximum conversion rate MSPS; TMIN = −25°C, TMAX = +85°C, unless otherwise noted.  
Table 5.  
AD6644AST-40  
AD6644AST-65  
Parameter  
SNR  
Conditions  
Temp  
Test Level1  
Unit  
Min  
Typ  
Max  
Min  
Typ  
Max  
Analog Input  
@ −1 dBFS  
2.2 MHz  
15.5 MHz  
30.5 MHz  
25°C  
25°C  
25°C  
V
II  
II  
74.5  
74.0  
73.5  
74.5  
74.0  
73.5  
dB  
dB  
dB  
72  
72  
SINAD2  
Analog Input  
@ −1 dBFS  
2.2 MHz  
15.5 MHz  
30.5 MHz  
25°C  
25°C  
25°C  
V
II  
V
74.5  
74.0  
73.0  
74.5  
74.0  
73.0  
dB  
dB  
dB  
72  
83  
85  
WORST HARMONIC (2ND or 3RD)2  
Analog Input  
2.2 MHz  
15.5 MHz  
30.5 MHz  
25°C  
25°C  
25°C  
V
II  
V
92  
90  
85  
92  
90  
85  
dBc  
dBc  
dBc  
@ −1 dBFS  
WORST HARMONIC (4TH or Higher)2  
Analog Input  
2.2 MHz  
15.5 MHz  
30.5 MHz  
25°C  
25°C  
25°C  
Full  
V
II  
V
V
93  
92  
92  
93  
92  
92  
dBc  
dBc  
dBc  
dBFS  
@ −1 dBFS  
TWO-TONE SFDR2, 3, 4  
100  
100  
TWO-TONE IMD REJECTION2, 4  
F1, F2 @ −7 dBFS  
Full  
V
V
90  
90  
dBc  
ANALOG INPUT BANDWIDTH  
25°C  
250  
250  
MHz  
1 See the Explanation of Test Levels section.  
2 AVCC = 5 V to 5.25 V for rated ac performance.  
3 Analog input signal power swept from −7 dBFS to −100 dBFS.  
4 F1 = 15 MHz, F2 = 15.5 MHz.  
Rev. D | Page 5 of 24  
 
 
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