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Datasheet > 信号电路 > 其他模拟IC> AD5933YRSZ-REEL7
AD5933YRSZ-REEL7 PDF预览

AD5933YRSZ-REEL7

更新时间： 2024-02-05 00:38:33
品牌 Logo 应用领域
亚德诺 - ADI 转换器模拟IC信号电路光电二极管PC
页数 文件大小 规格书
40页 592K
描述
1 MSPS, 12-Bit Impedance Converter, Network Analyzer

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AD5933YRSZ-REEL7 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SSOP
包装说明：SSOP,针数：16
Reach Compliance Code：unknown风险等级：5.57
模拟集成电路 - 其他类型：ANALOG CIRCUITJESD-30 代码：R-PDSO-G16
JESD-609代码：e3长度：6.2 mm
湿度敏感等级：1功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
座面最大高度：2 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：AUTOMOTIVE
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：5.3 mm
Base Number Matches：1

AD5933YRSZ-REEL7 数据手册

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AD5933  
Data Sheet  
I2C SERIAL INTERFACE TIMING CHARACTERISTICS  
VDD = 2.7 V to 5.5 V. All specifications TMIN to TMAX, unless otherwise noted.1  
Table 2.  
Parameter2  
Unit  
Description  
Limit at TMIN, TMAX  
fSCL  
t1  
t2  
t3  
t4  
400  
2.5  
0.6  
1.3  
0.6  
100  
0.9  
0
0.6  
0.6  
1.3  
300  
0
kHz max  
μs min  
μs min  
μs min  
μs min  
ns min  
μs max  
μs min  
μs min  
μs min  
μs min  
ns max  
ns min  
ns max  
ns min  
ns max  
ns min  
pF max  
SCL clock frequency  
SCL cycle time  
tHIGH, SCL high time  
tLOW, SCL low time  
tHD, STA, start/repeated start condition hold time  
tSU, DAT, data setup time  
tHD, DAT, data hold time  
t5  
t6  
3
tHD, DAT, data hold time  
t7  
t8  
t9  
t10  
tSU, STA, setup time for repeated start  
tSU, STO, stop condition setup time  
tBUF, bus free time between a stop and a start condition  
tF, rise time of SDA when transmitting  
tR, rise time of SCL and SDA when receiving (CMOS compatible)  
tF, fall time of SCL and SDA when transmitting  
tF, fall time of SDA when receiving (CMOS compatible)  
tF, fall time of SDA when receiving  
t11  
300  
0
250  
20 + 0.1 Cb  
400  
4
tF, fall time of SCL and SDA when transmitting  
Capacitive load for each bus line  
Cb  
1 See Figure 2.  
2 Guaranteed by design and characterization, not production tested.  
3 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to VIH MIN of the SCL signal) to bridge the undefined falling edge of SCL.  
4 Cb is the total capacitance of one bus line in picofarads. Note that tR and tF are measured between 0.3 VDD and 0.7 VDD.  
SDA  
t9  
t11  
t4  
t3  
t10  
SCL  
t4  
t6  
t2  
t5  
t7  
t8  
t1  
START  
CONDITION  
REPEATED  
START  
STOP  
CONDITION  
CONDITION  
Figure 2. I2C Interface Timing Diagram  
Rev. E | Page 6 of 40  
 
 
 
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