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AD5744BSU

更新时间： 2024-02-13 20:05:53
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器
页数 文件大小 规格书
27页 367K
描述
Complete, Quad, 14/16-Bit, High Accuracy, Serial Input, Bipolar Voltage Output DAC

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AD5744BSU 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：TQFP,针数：32
Reach Compliance Code：unknown风险等级：5.82
Is Samacsys：N最大模拟输出电压：10.5263 V
最小模拟输出电压：-10.5263 V转换器类型：D/A CONVERTER
输入位码：OFFSET BINARY, 2'S COMPLEMENT BINARY输入格式：SERIAL
JESD-30 代码：S-PQFP-G32JESD-609代码：e3
长度：7 mm最大线性误差 (EL)：0.0061%
湿度敏感等级：3标称负供电电压：-13.5 V
位数：14功能数量：1
端子数量：32最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TQFP封装形状：SQUARE
封装形式：FLATPACK, THIN PROFILE峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
标称安定时间 (tstl)：8 µs标称供电电压：13.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.8 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mmBase Number Matches：1

AD5744BSU 数据手册

 浏览型号AD5744BSU的Datasheet PDF文件第4页浏览型号AD5744BSU的Datasheet PDF文件第5页浏览型号AD5744BSU的Datasheet PDF文件第6页浏览型号AD5744BSU的Datasheet PDF文件第8页浏览型号AD5744BSU的Datasheet PDF文件第9页浏览型号AD5744BSU的Datasheet PDF文件第10页 
Preliminary Technical Data  
AD5744/AD5764  
TIMING CHARACTERISTICS  
AꢁDD = +11.4 ꢁ to +16.5 ꢁ, AꢁSS = −11.4 ꢁ to −16.5 ꢁ, AGND = DGND = REFGND = PGND = ꢂ ꢁ; REFAB = REFCD= 5 ꢁ Ext;  
DꢁCC = ꢀ.7 ꢁ to 5.5 ꢁ, RLOAD = 1ꢂ kΩ, CL = ꢀꢂꢂ pF. All specifications TMIN to TMAX, unless otherwise noted.  
Table 3.  
Parameter7,8,9  
ꢀimit at TMIN, TMAX  
Unit  
Description  
t1  
t2  
t3  
t4  
33  
13  
13  
13  
13  
40  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
µs max  
ns min  
µs max  
ns max  
ns min  
ns min  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC  
falling edge to SCLK falling edge setup time  
10  
th  
t5  
SYNC  
rising edge  
24 SCLK falling edge to  
t6  
SYNC  
high time  
Minimum  
t7  
t8  
t9  
Data setup time  
Data hold time  
0
20  
20  
5
SYNC  
LDAC  
LDAC  
LDAC  
falling edge  
rising edge to  
pulse width low  
falling edge to DAC output response time  
t10  
t11  
t12  
t13  
t14  
10  
20  
12  
20  
8
DAC output settling time  
CLR  
CLR  
pulse width low  
pulse activation time  
11,12  
t15  
t16  
SCLK rising edge to SDO valid  
12  
SCLK  
SYNC  
falling edge to SYNC rising edge  
LDAC  
12  
t17  
20  
rising edge to  
falling edge  
7 Guaranteed by design and characterization. Not production tested.  
8 All input signals are specified with tr = tf = 5 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.  
9 See Figure 2, Figure 3, and Figure 4.  
10 Stand-alone mode only.  
11 Measured with the load circuit of Figure 5.  
12 Daisy-chain mode only.  
Rev. PrA 15-Nov-04| Page 7 of 27  
1...45678910...27

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型号 品牌 描述 获取价格 数据表
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