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AD5348BRUZ

更新时间： 2024-02-17 15:18:44
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 输入元件光电二极管转换器
页数 文件大小 规格书
25页 2406K
描述
PARALLEL, WORD INPUT LOADING, 8 us SETTLING TIME, 12-BIT DAC, PDSO38, MO-153BD-1, TSSOP-38

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AD5348BRUZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：38
Reach Compliance Code：unknown风险等级：5.78
最大模拟输出电压：5.499 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：PARALLEL, WORDJESD-30 代码：R-PDSO-G38
JESD-609代码：e3长度：9.7 mm
最大线性误差 (EL)：0.3906%湿度敏感等级：3
位数：12功能数量：1
端子数量：38最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
标称安定时间 (tstl)：8 µs标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：4.4 mmBase Number Matches：1

AD5348BRUZ 数据手册

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AD5346/AD5347/AD5348  
TIMING CHARACTERISTICS1, 2, 3  
Table 3. VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted  
Parameter  
Limit at TMIN, TMAX  
Unit  
Condition/Comments  
Data Write Mode (Figure 3)  
CS to WR setup time  
CS to WR hold time  
WR pulse width  
Data, GAIN, BUF setup time  
Data, GAIN, BUF hold time  
Synchronous mode. WR falling to LDAC falling.  
Synchronous mode. LDAC falling to WR rising.  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
0
0
20  
5
4.5  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
5
WR  
rising to LDAC rising.  
t8  
4.5  
ns min  
Synchronous mode.  
Asynchronous mode. LDAC rising to WR rising.  
Asynchronous mode. WR rising to LDAC falling.  
LDAC pulse width  
t9  
t10  
t11  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
4.5  
20  
10  
20  
20  
0
CLR  
t12  
t13  
t14  
t15  
pulse width  
Time between WR cycles  
A0, A1, A2 setup time  
A0, A1, A2 hold time  
Data Readback Mode (Figure 4)  
CS  
t16  
t17  
0
0
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns max  
ns max  
ns max  
ns min  
ns min  
ns min  
ns min  
A0, A1, A2 to setup time  
CS  
A0, A1, A2 to hold time  
RD  
CS to falling edge of  
t18  
t19  
0
RD pulse width; VDD = 3.6 V to 5.5 V  
RD pulse width; VDD = 2.5 V to 3.6 V  
CS to RD hold time  
Data access time after falling edge of RD; VDD = 3.6 V to 5.5 V  
Data access time after falling edge of RD VDD = 2.5 V to 3.6 V  
Bus relinquish time after rising edge of RD  
20  
30  
0
22  
30  
4
30  
22  
30  
30  
30  
30  
50  
t20  
t21  
t22  
t23  
CS falling edge to data; VDD = 3.6 V to 5.5 V  
CS falling edge to data; VDD = 2.5 V to 3.6 V  
RD  
t24  
t25  
t26  
Time between  
cycles  
Time from RD to WR  
Time from WR to RD, VDD = 3.6 V to 5.5 V  
Time from WR to RD, VDD = 2.5 V to 3.6 V  
1 Guaranteed by design and characterization, not production tested.  
2 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3 See Figure 2.  
t1  
t2  
CS  
A0–A2  
t3  
t13  
t17  
t16  
WR  
t5  
CS  
t4  
DATA,  
GAIN, BUF  
t18  
t20  
t19  
t24  
t6  
t8  
t7  
t9  
RD  
DATA  
WR  
1
LDAC  
t21  
t22  
t10  
t11  
2
LDAC  
t23  
t12  
CLR  
t25  
t14  
t15  
A0–A2  
t26  
NOTES  
1. SYNCHRONOUS LDAC UPDATE MODE  
2. ASYNCHRONOUS LDAC UPDATE MODE  
Figure 3. Parallel Interface Write Timing Diagram  
Figure 4. Parallel Interface Read Timing Diagram  
Rev. 0 | Page 5 of 24  
 
 
 
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