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AD5304BRMZ

更新时间： 2024-01-13 11:27:08
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
24页 357K
描述
2.5 V to 5.5 V, 500 μA, Quad Voltage Output 8-/10-/12-Bit DACs in 10-Lead Packages

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AD5304BRMZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.6
最大模拟输出电压：5.499 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PDSO-G10
JESD-609代码：e3长度：3 mm
最大线性误差 (EL)：0.2441%湿度敏感等级：1
位数：8功能数量：1
端子数量：10最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP10,.19,20
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：1.1 mm
最大稳定时间：8 µs标称安定时间 (tstl)：6 µs
子类别：Other Converters最大压摆率：0.9 mA
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3 mm
Base Number Matches：1

AD5304BRMZ 数据手册

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Data Sheet  
AD5304/AD5314/AD5324  
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS  
1
V
10 SYNC  
DD  
AD5304/  
AD5314/  
AD5324  
2
3
4
5
V
V
V
A
B
C
9
8
7
6
SCLK  
DIN  
OUT  
OUT  
OUT  
TOP VIEW  
GND  
(Not to Scale)  
REFIN  
V
D
OUT  
V
1
2
3
4
5
10 SYNC  
DD  
AD5304/  
AD5314/  
AD5324  
V
V
V
A
B
C
9
8
7
6
SCLK  
DIN  
OUT  
OUT  
OUT  
NOTES  
1. THE EXPOSED PAD IS THE GROUND REFERENCE POINT  
FOR ALL CIRCUITRY ON THE PART. IT CAN BE  
GND  
TOP VIEW  
CONNECTED TO 0 V OR LEFT UNCONNECTED PROVIDED  
THERE IS A CONNECTION TO 0 V VIA THE GND PIN.  
(Not to Scale)  
REFIN  
V
D
OUT  
Figure 4. 10-Lead LFCSP Pin Configuration  
Figure 3. 10-Lead MSOP Pin Configuration  
Table 5. Pin Function Descriptions  
Pin No.  
Mnemonic Description  
1
2
3
4
5
6
7
8
VDD  
Power Supply Input. These parts can be operated from 2.5 V to 5.5 V and the supply can be decoupled to GND.  
Buffered Analog Output Voltage from DAC A. The output amplifier has rail-to-rail operation.  
Buffered Analog Output Voltage from DAC B. The output amplifier has rail-to-rail operation.  
Buffered Analog Output Voltage from DAC C. The output amplifier has rail-to-rail operation.  
Reference Input Pin for All Four DACs. It has an input range from 0.25 V to VDD.  
Buffered Analog Output Voltage from DAC D. The output amplifier has rail-to-rail operation.  
Ground Reference Point for All Circuitry on the Part.  
Serial Data Input. This device has a 16-bit shift register. Data is clocked into the register on the falling edge of the  
serial clock input. The DIN input buffer is powered down after each write cycle.  
VOUT  
VOUT  
VOUT  
REFIN  
VOUT  
A
B
C
D
GND  
DIN  
9
SCLK  
SYNC  
Serial Clock Input. Data is clocked into the input shift register on the falling edge of the serial clock input. Data can  
be transferred at clock speeds up to 30 MHz. The SCLK input buffer is powered down after each write cycle.  
Active Low Control Input. This is the frame synchronization signal for the input data. When SYNC goes low, it  
enables the input shift register and data is transferred in on the falling edges of the following 16 clocks. If SYNC is  
taken high before the 16th falling edge of SCLK, the rising edge of SYNC acts as an interrupt and the write  
sequence is ignored by the device.  
10  
Exposed  
Paddle1  
Ground Reference Point for All Circuitry on the Part. Can be connected to 0 V or left unconnected provided there is  
a connection to 0 V via the GND pin.  
1 For the 10-Lead LFCSP only.  
Rev. H | Page 7 of 24  
 
 
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