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Datasheet > 转换器 > 数字电位计> AD5274BRMZ-20-RL7
AD5274BRMZ-20-RL7 PDF预览

AD5274BRMZ-20-RL7

更新时间： 2024-02-09 07:24:01
品牌 Logo 应用领域
亚德诺 - ADI 转换器电位器数字电位计存储电阻器光电二极管
页数 文件大小 规格书
28页 713K
描述
1024-/256-Position, 1% Resistor Tolerance Error, I2C Interface and 50-TP Memory Digital Rheostat

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AD5274BRMZ-20-RL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.17
其他特性：NONVOLATILE MEMORY标称带宽：0.3 kHz
控制接口：2-WIRE SERIAL转换器类型：DIGITAL POTENTIOMETER
JESD-30 代码：S-PDSO-G10JESD-609代码：e3
长度：3 mm湿度敏感等级：1
标称负供电电压：-2.5 V功能数量：1
位置数：256端子数量：10
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP10,.19,20封装形状：SQUARE
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3/5 V认证状态：Not Qualified
电阻定律：LINEAR最大电阻容差：1%
最大电阻器端电压：2.75 V最小电阻器端电压：-2.5 V
座面最大高度：1.1 mm子类别：Digital Potentiometers
标称供电电压：2.5 V表面贴装：YES
标称温度系数：5 ppm/ °C温度等级：AUTOMOTIVE
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30标称总电阻：20000 Ω
宽度：3 mmBase Number Matches：1

AD5274BRMZ-20-RL7 数据手册

 浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第4页浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第5页浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第6页浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第8页浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第9页浏览型号AD5274BRMZ-20-RL7的Datasheet PDF文件第10页 
Data Sheet  
AD5272/AD5274  
INTERFACE TIMING SPECIFICATIONS  
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.  
Table 7.  
Limit at TMIN, TMAX  
Parameter  
Conditions1  
Standard mode  
Fast mode  
Min  
Max  
100  
400  
Unit  
kHz  
kHz  
µs  
µs  
µs  
µs  
ns  
ns  
µs  
µs  
µs  
µs  
µs  
µs  
ns  
µs  
µs  
µs  
µs  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Description  
2
fSCL  
Serial clock frequency  
Serial clock frequency  
tHIGH, SCL high time  
tHIGH, SCL high time  
tLOW, SCL low time  
t1  
t2  
t3  
t4  
t5  
t6  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
High speed mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
Fast mode  
Standard mode  
4
0.6  
4.7  
1.3  
250  
100  
0
tLOW, SCL low time  
tSU;DAT, data setup time  
tSU;DAT, data setup time  
tHD;DAT, data hold time  
tHD;DAT, data hold time  
3.45  
0.9  
0
4.7  
0.6  
4
0.6  
160  
4.7  
1.3  
4
tSU;STA, set-up time for a repeated start condition  
tSU;STA, set-up time for a repeated start condition  
tHD;STA, hold time (repeated) start condition  
tHD;STA, hold time (repeated) start condition  
tHD;STA, hold time (repeated) start condition  
tBUF, bus free time between a stop and a start condition  
tBUF, bus free time between a stop and a start condition  
tSU;STO, setup time for a stop condition  
tSU;STO, setup time for a stop condition  
tRDA, rise time of SDA signal  
tRDA, rise time of SDA signal  
tFDA, fall time of SDA signal  
tFDA, fall time of SDA signal  
tRCL, rise time of SCL signal  
tRCL, rise time of SCL signal  
tRCL1, rise time of SCL signal after a repeated start condition and  
after an acknowledge bit  
t7  
t8  
0.6  
t9  
1000  
300  
300  
300  
1000  
300  
t10  
t11  
t11A  
1000  
Fast mode  
300  
ns  
tRCL1, rise time of SCL signal after a repeated start condition and  
after an acknowledge bit  
t12  
t13  
Standard mode  
Fast mode  
RESET pulse time  
Fast mode  
300  
300  
ns  
ns  
ns  
ns  
ns  
µs  
ns  
µs  
ms  
µs  
ms  
tFCL, fall time of SCL signal  
tFCL, fall time of SCL signal  
Minimum RESET low time  
20  
0
500  
3
tSP  
tEXEC  
50  
Pulse width of spike suppressed  
Command execute time  
RDAC register write command execute time (R-Perf mode)  
RDAC register write command execute time (normal mode)  
Memory readback execute time  
Memory program time  
4, 5  
tRDAC_R-PERF  
tRDAC_NORMAL  
tMEMORY_READ  
tMEMORY_PROGRAM  
tRESET  
2
600  
6
350  
600  
2
Reset 50-TP restore time  
Power-on 50-TP restore time  
6
tPOWER-UP  
1 Maximum bus capacitance is limited to 400 pF.  
2 The SDA and SCL timing is measured with the input filters enabled. Switching off the input filters improves the transfer rate but has a negative effect on EMC behavior  
of the part.  
3 Input filtering on the SCL and SDA inputs suppress noise spikes that are less than 50 ns for fast mode.  
4 Refer to tRDAC_R-PERF and tRDAC_NORMAL for RDAC register write operations.  
5 Refer to t  
t
MEMORY_READ and  
for memory commands operations.  
MEMORY_PROGRAM  
6 Maximum time after VDD − VSS is equal to 2.5 V.  
Rev. D | Page 7 of 28  
 
 
 
 
 
 
 
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