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Datasheet > 转换器 > 数模转换器> AD1959YRSZRL
AD1959YRSZRL PDF预览

AD1959YRSZRL

更新时间： 2024-02-29 01:15:29
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
8页 108K
描述
IC SERIAL INPUT LOADING, DAC WITH PROGRAMMABLE PLL, PDSO28, PLASTIC, SSOP-28, Digital to Analog Converter

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AD1959YRSZRL 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.79
Is Samacsys：N其他特性：WITH PROGRAMMABLE PLL
转换器类型：D/A CONVERTER输入位码：2'S COMPLEMENT
输入格式：SERIALJESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：10.2 mm
湿度敏感等级：3功能数量：1
端子数量：28最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：2 mm
标称供电电压：5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：5.3 mmBase Number Matches：1

AD1959YRSZRL 数据手册

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AD1959  
PIN FUNCTION DESCRIPTIONS  
Description  
Pin  
Input/Output  
Mnemonic  
1
I
CCLK  
Control Clock Input for Control Data. Control input data must be valid on  
the rising edge of CCLK. CCLK may be continuous or gated.  
2
3
I
I
CLATCH  
RESET  
Latch Input for Control Data.  
Reset. The AD1959 is placed in a reset mode when this pin is held LO.  
The serial control port registers are reset to their default values. Set HI for  
normal operation.  
4
5
I
I
LRCLK  
BCLK  
Left/Right Clock Input for Input Data. Must run continuously.  
Bit Clock Input for Input Data. Need not run continuously; may be gated  
or used in a burst fashion.  
6
I
SDATA  
Serial input, MSB first, containing two channels of 16/20/24 bits of two’s-  
complement data per channel.  
7
8
9
I
I
DVDD  
DGND  
SCLK0  
MCLK  
XOUT  
XIN  
SCLK1  
SCLK2  
PVDD  
PGND  
LF0  
Digital Power Supply Connect to Digital 5 V Supply.  
Digital Ground.  
33.8688 MHz Clock Output.  
27 MHz Master Clock Output/256 fS DAC Clock Input.  
27 MHz Crystal Oscillator Output.  
27 MHz Crystal Oscillator/External Clock Input.  
256/384 fS Output.  
512 fS/22.5792 MHz Output.  
PLL Power Supply. Connect to PLL 5 V Supply.  
PLL Ground.  
PLL0 Loop Filter.  
PLL1 Loop Filter.  
O
I/O  
O
I
O
O
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
LF1  
AGND0  
OUTR  
FILTR  
Analog Ground.  
Right Channel Positive Line Level Analog Output.  
Voltage Reference Filter Capacitor Connection. Bypass and decouple the  
O
O
voltage reference with parallel 10 µF and 0.1 µF capacitors to AGND.  
22  
23  
24  
25  
26  
I
O
AGND1  
OUTL  
AVDD  
FILTB  
ZERO  
Analog Ground.  
Left Channel Line Level Analog Output.  
Analog Power Supply. Connect to Analog 5 V Supply.  
Filter Capacitor Connection, Connect 10 µF Capacitor to AGND.  
Zero Flag Output. This pin goes HI when both channels have zero signal  
input for more than 1024 L/R Clock Cycles.  
Mute. Assert HI to Mute Both Stereo Analog Outputs. Deassert LO for  
normal operation.  
Serial control input, MSB first, containing 16 bits of unsigned data  
per channel.  
O
I
27  
28  
MUTE  
I
CDATA  
REV. 0  
–5–  
12345678

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