AD1896AYRS

更新时间： 2024-01-17 12:47:00

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亚德诺 - ADI		转换器
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28页	1448K
描述
192 kHz Stereo Asynchronous Sample Rate Converter

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AD1896AYRS 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	SSOP, SSOP28,.3
针数：	28	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.02	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	10.2 mm	功能数量：	1
端子数量：	28	最高工作温度：	105 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP28,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3,3.3/5 V
认证状态：	Not Qualified	座面最大高度：	2 mm
子类别：	Other Consumer ICs	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	5.3 mm	Base Number Matches：	1

AD1896AYRS 数据手册

AD1896

DIGITAL TIMING (–40ꢁC < T_A< +105ꢁC, VDD_CORE = 3.3 V ꢂ 5%, VDD_IO = 5.0 V ꢂ 10%)

Parameter¹

Min

Typ

Max

Unit

t_MCLKI

f_MCLK

t_MPWH

t_MPWL

MCLK_I Period

33.3

MHz

MCLK_I Frequency

MCLK_I Pulsewidth High

MCLK_I Pulsewidth Low

30.0^{2, 3}

Input Serial Port Timing

t_LRIS

t_SIH

t_SIL

LRCLK_I Setup to SCLK_I

SCLK_I Pulsewidth High

SCLK_I Pulsewidth Low

SDATA_I Setup to SCLK_I Rising Edge

SDATA_I Hold from SCLK_I Rising Edge

t_DIS

t_DIH

Propagation Delay from MCLK_I Rising Edge to SCLK_I Rising Edge

(Serial Input Port MASTER)

Propagation Delay from MCLK_I Rising Edge to LRCLK_I Rising Edge

(Serial Input Port MASTER)

Output Serial Port Timing

t_TDMS

t_TDMH

t_DOPD

t_DOH

t_LROS

t_LROH

t_SOH

TDM_IN Setup to SCLK_O Falling Edge

TDM_IN Hold from SCLK_O Falling Edge

SDATA_O Propagation Delay from SCLK_O, LRCLK_O

SDATA_O Hold from SCLK_O

LRCLK_O Setup to SCLK_O (TDM Mode Only)

LRCLK_O Hold from SCLK_O (TDM Mode Only)

SCLK_O Pulsewidth High

t_SOL

t_RSTL

SCLK_O Pulsewidth Low

RESET Pulsewidth Low

200

Propagation Delay from MCLK_I Rising Edge to SCLK_O Rising Edge

(Serial Output Port MASTER)

Propagation Delay from MCLK_I Rising Edge to LRCLK_O Rising Edge

(Serial Output Port MASTER)

NOTES

¹Refer to Timing Diagrams section.

²The maximum possible sample rate is: FS_MAX= f_MCLK/138.

³f_MCLKof up to 34 MHz is possible under the following conditions: 0∞C < T_A< 70∞C, 45/55 or better MCLK_I duty cycle.

Specifications subject to change without notice.

–3–

REV. A

1 234 5 6 7...28

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