AD1895YRS

更新时间： 2024-01-10 17:36:27

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亚德诺 - ADI		转换器商用集成电路光电二极管
页数	文件大小	规格书
24页	814K
描述
192 kHz Stereo Asynchronous Sample Rate Converter

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AD1895YRS 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	SSOP
包装说明：	PLASTIC, SSOP-28	针数：	28
Reach Compliance Code：	unknown	风险等级：	5.64
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	10.2 mm
湿度敏感等级：	NOT SPECIFIED	功能数量：	1
端子数量：	28	最高工作温度：	105 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	COMMERCIAL	座面最大高度：	2 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	5.3 mm
Base Number Matches：	1

AD1895YRS 数据手册

AD1895

DIGITAL TIMING (–40ꢂC < T_A< +105ꢂC, VDD_CORE = 3.3 V ꢁ 5%, VDD_IO = 5.0 V ꢁ 10%)

Parameter¹

Min

Max

Unit

t_MCLKI

f_MCLK

t_MPWH

t_MPWL

MCLK_I Period

33.3

MHz

MCLK_I Frequency

MCLK_I Pulsewidth High

MCLK_I Pulsewidth Low

30.0^{2, 3}

Input Serial Port Timing

t_LRIS

t_SIH

t_SIL

LRCLK_I Setup to SCLK_I

SCLK_I Pulsewidth High

SCLK_I Pulsewidth Low

SDATA_I Setup to SCLK_I Rising Edge

SDATA_I Hold from SCLK_I Rising Edge

t_DIS

t_DIH

Output Serial Port Timing

t_TDMS

t_TDMH

t_DOPD

t_DOH

TDM_IN Setup to SCLK_O Falling Edge

TDM_IN Hold from SCLK_O Falling Edge

SDATA_O Propagation Delay from SCLK_O, LRCLK_O

SDATA_O Hold from SCLK_O

t_LROS

t_LROH

t_SOH

LRCLK_O Setup to SCLK_O (TDM Mode Only)

LRCLK_O Hold from SCLK_O (TDM Mode Only)

SCLK_O Pulsewidth High

t_SOL

t_RSTL

SCLK_O Pulsewidth Low

RESET Pulsewidth LO

200

NOTES

¹Refer to Timing Diagram Section.

²The maximum possible sample rate is: FS_MAX= f_MCLK/138.

³f_MCLKof up to 34 MHz is possible under the following conditions: 0°C < T_A< 70°C, 45/55 or better MCLK_I duty cycle.

Specifications subject to change without notice.

TIMING DIAGRAMS

MCLK I

LRCLK_I

t_SIH

t_LRIS

RESET

SCLK I

t_RSTL

t_DIS

t_SIL

Figure 2. RESET Timing

SDATA I

t_DIH

LRCLK O

SCLK O

t_MPWH

t_SOH

t_SOL

t_DOPD

t_MPWL

SDATA O

LRCLK O

t_DOH

Figure 3. MCLK_I Timing

t_LROS

t_LROH

SCLK O

TDM IN

t_TDMS

t_TDMH

Figure 1. Input and Output Serial Port Timing (SCLK I/O,

LRCLK I/O, SDATA I/O, TDM_IN)

REV. A

–3–

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