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AD1838AAS

更新时间： 2024-01-14 08:16:46
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器
页数 文件大小 规格书
24页 315K
描述
2 ADC, 6 DAC, 96KHZ 24 BIT CODEC

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AD1838AAS 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：PLASTIC, MQFP-52针数：52
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.05
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-PQFP-G52
JESD-609代码：e0长度：10 mm
功能数量：1端子数量：52
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP52,.52SQ封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：220
电源：5 V认证状态：Not Qualified
座面最大高度：2.45 mm子类别：Other Consumer ICs
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

AD1838AAS 数据手册

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AD1838A  
Parameter  
Min  
Max  
Unit  
Comments  
TDM256 MODE (Master, 48 kHz and 96 kHz)  
tTBD  
tFSD  
tTABDD  
tTDDS  
tTDDH  
BCLK Delay  
40  
5
10  
ns  
ns  
ns  
ns  
ns  
From MCLK Rising Edge  
From BCLK Rising Edge  
From BCLK Rising Edge  
To BCLK Falling Edge  
From BCLK Falling Edge  
FSTDM Delay  
ASDATA Delay  
DSDATA1 Setup  
DSDATA1 Hold  
15  
15  
TDM256 MODE (Slave, 48 kHz and 96 kHz)  
fAB  
BCLK Frequency  
BCLK High  
BCLK Low  
FSTDM Setup  
FSTDM Hold  
ASDATA Delay  
DSDATA1 Setup  
DSDATA1 Hold  
256 ꢂ fS  
17  
17  
10  
10  
tTBCH  
tTBCL  
tTFS  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
To BCLK Falling Edge  
From BCLK Falling Edge  
From BCLK Rising Edge  
To BCLK Falling Edge  
From BCLK Falling Edge  
tTFH  
tTBDD  
tTDDS  
tTDDH  
15  
15  
15  
TDM512 MODE (Master, 48 kHz)  
tTBD  
tFSD  
tTABDD  
tTDDS  
tTDDH  
BCLK Delay  
40  
5
10  
ns  
ns  
ns  
ns  
ns  
From MCLK Rising Edge  
From BCLK Rising Edge  
From BCLK Rising Edge  
To BCLK Falling Edge  
From BCLK Falling Edge  
FSTDM Delay  
ASDATA Delay  
DSDATA1 Setup  
DSDATA1 Hold  
15  
15  
TDM512 MODE (Slave, 48 kHz )  
fAB  
BCLK Frequency  
512 ꢂ fS  
17  
17  
10  
10  
tTBCH  
tTBCL  
tTFS  
BCLK High  
BCLK Low  
FSTDM Setup  
FSTDM Hold  
ASDATA Delay  
DSDATA1 Setup  
DSDATA1 Hold  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
To BCLK Falling Edge  
From BCLK Falling Edge  
From BCLK Rising Edge  
To BCLK Falling Edge  
From BCLK Falling Edge  
tTFH  
tTBDD  
tTDDS  
tTDDH  
15  
15  
15  
AUXILIARY INTERFACE (48 kHz and 96 kHz)  
tAXDS  
tAXDH  
tDXD  
fABP  
AAUXDATA Setup  
AAUXDATA Hold  
DAUXDATA Delay  
AUXBCLK Frequency  
10  
10  
20  
64 ꢂ fS  
ns  
ns  
ns  
To AUXBCLK Rising Edge  
From AUXBCLK Rising Edge  
From AUXBCLK Falling Edge  
Slave Mode  
tAXBH  
tAXBL  
tAXLS  
AUXBCLK High  
AUXBCLK Low  
AUXLRCLK Setup  
AUXLRCLK Hold  
15  
15  
10  
10  
ns  
ns  
ns  
ns  
To AUXBCLK Rising Edge  
From AUXBCLK Rising Edge  
tAXLH  
Master Mode  
tAUXBCLK  
tAUXLRCLK  
AUXBCLK Delay  
AUXLRCLK Delay  
20  
15  
ns  
ns  
From MCLK Rising Edge  
From AUXBCLK Falling Edge  
Specifications subject to change without notice.  
tMCLK  
tMH  
MCLK  
tML  
PD/RST  
tPDR  
Figure 1. MCLK and PD/RST Timing  
REV. A  
–5–  
12345678...24

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