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AD1835AAS

更新时间： 2024-02-19 11:36:23
品牌 Logo 应用领域
亚德诺 - ADI 解码器编解码器
页数 文件大小 规格书
24页 387K
描述
2 ADC, 8 DAC, 96 kHz, 24-Bit Codecs

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AD1835AAS 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：PLASTIC, MS-022AC, MQFP-52针数：52
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.26
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-PQFP-G52
JESD-609代码：e0长度：10 mm
功能数量：1端子数量：52
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP52,.52SQ封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：220
电源：5 V认证状态：Not Qualified
座面最大高度：2.45 mm子类别：Other Consumer ICs
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

AD1835AAS 数据手册

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AD1835A  
TIMING SPECIFICATIONS  
Parameter  
Min  
Max  
Unit  
Comments  
MASTER CLOCK AND RESET  
tMH  
tML  
MCLK High  
MCLK Low  
PD/RST Low  
15  
15  
20  
ns  
ns  
ns  
tPDR  
SPI® PORT  
tCCH  
tCCL  
tCCP  
tCDS  
tCDH  
tCLS  
tCLH  
tCOE  
CCLK High  
CCLK Low  
40  
40  
80  
10  
10  
10  
10  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
CCLK Period  
CDATA Setup  
CDATA Hold  
CLATCH Setup  
CLATCH Hold  
COUT Enable  
COUT Delay  
COUT Three-State  
To CCLK Rising  
From CCLK Rising  
To CCLK Rising  
From CCLK Rising  
From CLATCH Falling  
From CCLK Falling  
From CLATCH Rising  
15  
20  
25  
tCOD  
tCOTS  
DAC SERIAL PORT (48 kHz and 96 kHz)  
Normal Mode (Slave)  
tDBH  
tDBL  
fDB  
DBCLK High  
DBCLK Low  
60  
60  
64 ϫ fS  
10  
10  
ns  
ns  
DBCLK Frequency  
DLRCLK Setup  
DLRCLK Hold  
DSDATA Setup  
DSDATA Hold  
tDLS  
tDLH  
tDDS  
tDDH  
ns  
ns  
ns  
ns  
To DBCLK Rising  
From DBCLK Rising  
To DBCLK Rising  
From DBCLK Rising  
10  
10  
Packed 128/256 Modes (Slave)  
tDBH  
tDBL  
fDB  
tDLS  
tDLH  
tDDS  
tDDH  
DBCLK High  
DBCLK Low  
DBCLK Frequency  
DLRCLK Setup  
DLRCLK Hold  
DSDATA Setup  
DSDATA Delay  
15  
15  
256 ϫ fS  
10  
10  
ns  
ns  
ns  
ns  
ns  
ns  
To DBCLK Rising  
From DBCLK Rising  
To DBCLK Rising  
From DBCLK Rising  
10  
10  
ADC SERIAL PORT (48 kHz and 96 kHz)  
Normal Mode (Master)  
tABD  
tALD  
tABDD  
ABCLK Delay  
ALRCLK Delay Low  
ASDATA Delay  
25  
5
10  
ns  
ns  
ns  
From MCLK Rising Edge  
From ABCLK Falling Edge  
From ABCLK Falling Edge  
Normal Mode (Slave)  
tABH  
tABL  
fAB  
ABCLK High  
ABCLK Low  
ABCLK Frequency  
ALRCLK Setup  
ALRCLK Hold  
ASDATA Delay  
60  
60  
64 ϫ fS  
5
ns  
ns  
tALS  
tALH  
tABDD  
ns  
ns  
ns  
To ABCLK Rising  
15  
From ABCLK Rising  
From ABCLK Falling Edge  
15  
Packed 128/256 Mode (Master)  
tPABD  
tPALD  
tPABDD  
ABCLK Delay  
LRCLK Delay  
ASDATA Delay  
40  
5
10  
ns  
ns  
ns  
From MCLK Rising Edge  
From ABCLK Falling Edge  
From ABCLK Falling Edge  
–4–  
REV. 0  
1234567...24

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