AD1819BJST

更新时间： 2024-02-13 04:19:28

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亚德诺 - ADI		解码器编解码器消费电路商用集成电路
页数	文件大小	规格书
28页	248K
描述
AC’97 SoundPort Codec

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AD1819BJST 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	TQFP-48
针数：	48	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.8	Is Samacsys：	N
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e0	长度：	7 mm
功能数量：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP48,.35SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	子类别：	Other Consumer ICs
最大压摆率：	120 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7 mm	Base Number Matches：	1

AD1819BJST 数据手册

AD1819B

TIMING PARAMETERS (GUARANTEED OVER OPERATING TEMPERATURE RANGE)

Parameter

Symbol

Min

Typ

Max

Units

RESET Active Low Pulsewidth

RESET Inactive to BIT_CLK Start-Up Delay

SYNC Active High Pulsewidth

SYNC Low Pulsewidth

SYNC Inactive to BIT_CLK Start-Up Delay

BIT_CLK Frequency

BIT_CLK Period

BIT_CLK Output Jitter*

BIT_CLK High Pulsewidth

BIT_CLK Low Pulsewidth

SYNC Frequency

t_{RST_LOW}

t_RST2CLK

t_{SYNC_HIGH}

t_{SYNC_LOW}

t_SYNC2CLK

1.0

162.8

0.0814

µs

1.3

19.5

µs

162.8

MHz

kHz

µs

12.288

81.4

t_{CLK_PERIOD}

750

48.84

t_{CLK_HIGH}

t_{CLK_LOW}

32.56

40.7

48.0

20.8

SYNC Period

t_{SYNC_PERIOD}

t_SETUP

t_HOLD

Setup to Falling Edge of BIT_CLK

Hold from Falling Edge of BIT_CLK

BIT_CLK Rise Time

BIT_CLK Fall Time

SYNC Rise Time

SYNC Fall Time

SDATA_IN Rise Time

SDATA_IN Fall Time

SDATA_OUT Rise Time

SDATA_OUT Fall Time

15.0

t_{RISE CLK}

t_{FALL CLK}

t_{RISE SYNC}

t_{FALL SYNC}

t_{RISE DIN}

t_{FALL DIN}

t_{RISE DOUT}

t_{FALL DOUT}

t_{S2_PDOWN}

End of Slot 2 to BIT_CLK, SDATA_IN Low

Setup to Trailing Edge of RESET (Applies to

SYNC, SDATA_OUT)

1.0

t_SETUP2RST

t_OFF

Rising Edge of RESET to HI-Z Delay

*Output Jitter is directly dependent on crystal input jitter.

t_{RST_LOW}

t_RST2CLK

RESET

BIT_CLK

Figure 1. Cold Reset

t_RST2CLK

t_{SYNC_HIGH}

SYNC

BIT_CLK

Figure 2. Warm Reset

t_{CLK_LOW}

BIT_CLK

t_{CLK_HIGH}

t_{CLK_PERIOD}

t_{SYNC_LOW}

SYNC

t_{SYNC_HIGH}

t_{SYNC_PERIOD}

Figure 3. Clock Timing

REV. 0

–6–

1...3 4 567 8 9...28

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