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A8423

更新时间： 2024-01-16 19:35:58
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急速微 - ALLEGRO 总线收发器稳压器
页数 文件大小 规格书
8页 361K
描述
LIN Bus Transceiver with Integrated Voltage Regulator

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A8423 技术参数

生命周期：Obsolete零件包装代码：SOIC
包装说明：SOIC-8针数：8
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
JESD-30 代码：R-PDSO-G8长度：4.89 mm
功能数量：1端子数量：8
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
认证状态：Not Qualified座面最大高度：1.73 mm
标称供电电压：13.5 V表面贴装：YES
电信集成电路类型：INTERFACE CIRCUIT温度等级：AUTOMOTIVE
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：3.9 mm
Base Number Matches：1

A8423 数据手册

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Preliminary – Subject to Change  
Without Notice February 9, 2004  
A8423  
LIN Bus Transceiver with Integrated Voltage Regulator  
ELECTRICAL CHARACTERISTICS at TJ = –40°C to 150ºC, VSUP = 7 V to 18 V (unless otherwise noted)  
Characteristics  
Symbol  
Test Conditions  
Min.  
Typ.  
Max.  
Units  
VSUP Power Supply  
Operating Voltage Range  
VSUP  
VSUP  
Continuous  
7
–
–
30  
40  
1
V
Transient; 500 ms  
–
V
LIN output recessive (High); VWAKE =0  
LIN output dominant (Low); VWAKE=0  
VWAKE=0, LIN=N.C.  
–
0.8  
1.5  
0.8  
1.5  
80  
5.0  
mA  
mA  
mA  
mA  
µA  
V
Supply Current  
ISUP  
–
2
Supply Standby Current  
ISTBY  
–
1
LIN = Dominant (Low), Wake=N.C.  
IREG < 20 µA  
–
2
Supply Sleep Current  
ISLEEP  
–
100  
5.2  
Undervoltage Threshold  
VSUPUV  
4.8  
TX and EN Input  
Low Level Input Voltage  
VIL  
VIH  
–
2
–
0.8  
–
V
V
High Level Input Voltage  
Input Hysteresis  
–
VIHYS  
RPD  
RPU  
–
300  
100  
100  
–
mV  
kΩ  
kΩ  
Pull-Down Resistor  
Pull-Up Resistor  
EN pin  
TX pin  
60  
60  
200  
200  
RX Output  
Low Level Output Current  
High Level Leakage Current  
IOL  
IOH  
VRX=0.4 V  
VRX=5 V  
1.5  
–
–
–
–
5
mA  
µA  
Wake Input  
Low Level Input Voltage  
High Level Input Voltage  
Pull-up Current  
VIL  
VIH  
IIL  
–
–
–
VSUP–5  
V
V
VSUP–1  
–
–
5
VWAKE=0 V  
–
–
40  
–
µA  
µA  
High Level Leakage Current  
IIH  
VWAKE=VSUP=30 V  
VREG Regulated 5V Supply  
Output Voltage  
VREG  
IOUT =0 to 50 mA  
4.5  
–
5.0  
–
5.5  
180  
–
V
Output Current Limit  
External Decoupling Cap  
Line Regulation  
IREGLIM VREG = 0 V  
VREG to GND  
mA  
µF  
1
–
IOUT =30 mA  
–
–
100  
100  
mV  
mV  
Load Regulation  
VSUP =13.5 V; IOUT =1 to 30 mA  
–
–
LIN Interface  
Output Short Circuit Current  
IOSC  
VOR  
60  
85  
–
110  
mA  
V
Output Voltage – Recessive  
Output Voltage – Dominant  
High Level Leakage Current  
Termination Resistance  
VTX=5 V; ILIN=0 mA  
VTX=0 V; ILIN=40 mA  
VLIN=VSUP  
0.9 VSUP  
–
1.2  
VOD  
–
1
V
IIH  
–
–
10  
µA  
kΩ  
V
RSLAVE  
20  
0.4 VSUP  
–
30  
–
47  
Input Threshold – Dominant  
Input Threshold – Recessive  
Input Threshold Hysteresis  
VTHDOM VLIN – Recessive to Dominant  
VTHREC VLIN – Dominant to Recessive  
VLINHYS  
–
–
0.6 VSUP  
V
0.05 VSUP 0.1 VSUP 0.175 VSUP  
V
2
www.allegromicro.com  
115 Northeast Cutoff, Box 15036  
Worcester, Massachusetts 01615-0036 (508) 853-5000  
12345678

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