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A43L3616AG-7F

更新时间： 2024-02-06 06:31:51

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联笙电子 - AMICC		动态存储器内存集成电路
页数	文件大小	规格书
41页	629K
描述
DRAM

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A43L3616AG-7F 技术参数

是否Rohs认证：	符合	生命周期：	Contact Manufacturer
包装说明：	VFBGA,	Reach Compliance Code：	unknown
风险等级：	5.75	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	S-PBGA-B54	长度：	8 mm
内存密度：	134217728 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	16	功能数量：	1
端口数量：	1	端子数量：	54
字数：	8388608 words	字数代码：	8000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8MX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	VFBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, VERY THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	座面最大高度：	1 mm
自我刷新：	YES	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	8 mm
Base Number Matches：	1

A43L3616AG-7F 数据手册

A43L3616A Series

Pin Descriptions

Symbol

Name

Description

CLK

System Clock

Chip Select

Active on the positive going edge to sample all inputs.

Disables or Enables device operation by masking or enabling all inputs except CLK,

CKE and L(U)DQM.

Masks system clock to freeze operation from the next clock cycle.

CKE should be enabled at least one clock + tss prior to new command.

Disable input buffers for power down in standby.

CKE

Clock Enable

Row / Column addresses are multiplexed on the same pins.

Row address : RA0~RA11, Column address: CA0~CA8 (x16).

Selects bank to be activated during row address latch time.

Selects band for read/write during column address latch time.

A0~A11

Address

BA0, BA1

Bank Select Address

Row Address Strobe

Latches row addresses on the positive going edge of the CLK with RAS low.

Enables row access & precharge.

RAS

Latches column addresses on the positive going edge of the CLK with CAS low.

Enables column access.

Column Address

Strobe

CAS

Write Enable

Enables write operation and Row precharge.

Makes data output Hi-Z, tSHZ after the clock and masks the output.

Blocks data input when L(U)DQM active.

DQM,

Data Input/Output

Mask

L(U)DQM

LDQM corresponds to DQ0 ~ DQ7, UDQM corresponds to DQ8 ~ DQ15 .

Data inputs/outputs are multiplexed on the same pins.

DQ0-15

Data Input/Output

Power

Supply/Ground

VDD/VSS

Power Supply: +3.3V±0.3V/Ground.

Data Output

Power/Ground

VDDQ/VSSQ

NC/RFU

Provide isolated Power/Ground to DQs for improved noise immunity.

No Connection

PRELIMINARY (November, 2011, Version 0.8)

AMIC Technology, Corp.

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