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A1K-L67142V-55

更新时间： 2024-01-03 01:35:26

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爱特美尔 - ATMEL		ATM 异步传输模式静态存储器内存集成电路
页数	文件大小	规格书
14页	178K
描述
Dual-Port SRAM, 2KX8, 55ns, CMOS, CDIP48, 0.600 INCH, CERAMIC, DIP-48

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A1K-L67142V-55 技术参数

生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	DIP,	针数：	48
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.84
最长访问时间：	55 ns	JESD-30 代码：	R-GDIP-T48
内存密度：	16384 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	8	功能数量：	1
端子数量：	48	字数：	2048 words
字数代码：	2000	工作模式：	ASYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-40 °C
组织：	2KX8	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装形状：	RECTANGULAR
封装形式：	IN-LINE	并行/串行：	PARALLEL
认证状态：	Not Qualified	座面最大高度：	5.71 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	AUTOMOTIVE
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	宽度：	15.24 mm
Base Number Matches：	1

A1K-L67142V-55 数据手册

L67132/L67142

Truth Table

(4)

Table 1 : Non Contention Read/Write Control

LEFT OR RIGHT PORT⁽¹⁾

FUNCTION

R/W

D0–7

Port Disabled and in Power Down Mode. ICCSB or ICCSB1

(2)

DATA

Data on Port Written into memory

(3)

DATA

Data in Memory Output on Port

OUT

High Impedance Outputs

Notes : 1. A – A

≠ A – A

10L

10R

2. If BUSY = L, data is not written.

3. If BUSY = L, data may not be valid, see t

and t

DDD

timing.

WDD

4. H = HIGH, L = LOW, X = DON’T CARE, Z = HIGH IMPEDANCE.

(5)

Table 2 : Arbitration

LEFT PORT

RIGHT PORT

FLAGS

BUSY_L

FUNCTION

CS_L

A_0L– A_10L

CS_R

A_0L– A_10R

BUSY_R

Any

No Contention

Any

≠ A – A

0L 10L

10R

ADDRESS ARBITRATION WITH CE LOW BEFORE ADDRESS MATCH

LV5R

RV5L

Same

LV5R

RV5L

Same

L–Port Wins

R–Port Wins

Arbitration Resolved

CS ARBITRATION WITH ADDRESS MATCH BEFORE CS

LL5R

RL5L

LW5R

= A – A

LL5R

RL5L

LW5R

= A – A

10L

L–Port Wins

10R

= A – A

= A

R–Port Wins

0L – 10L

= A

= A – A

Arbitration Resolved

0R – 10R

10L

= A – A

10R

10L

Notes : 5. X = DON’T CARE, L = LOW, H = HIGH.

LV5R = Left Address Valid ≥ 5 ns before right address.

RV5L = Right address Valid ≥ 5 ns before left address.

Same = Left and Right Addresses match within 5 ns of each other.

LL5R = Left CS = LOW ≥ 5 ns before Right CS.

RL5L = Right CS = LOW ≥ 5 ns before left CS.

LW5R = Left and Right CS = LOW within 5 ns of each other.

MATRA MHS

Rev. D (19 Fev. 97)

1 2 345 6 7...14

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型号	品牌	描述	获取价格	数据表
A1K-L67142V-70	TEMIC	Dual-Port SRAM, 2KX8, 70ns, CMOS, CDIP48, 0.600 INCH, CERAMIC, DIP-48	获取价格
A1KSMBJ10(C)A	GOOD-ARK	TVS	获取价格
A1KSMBJ11(C)A	GOOD-ARK	TVS	获取价格
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