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CY7C1041AV33-12VC - CYPRESS SEMICONDUCTOR

内存集成电路静态存储器光电二极管
型号:
CY7C1041AV33-12VC
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产品描述:
256K x 16 Static RAM
应用标签:
内存集成电路静态存储器光电二极管
文档页数/大小:
9页 / 142K
品牌Logo:
品牌名称:
CYPRESS [ CYPRESS SEMICONDUCTOR ]

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CY7C1041AV33-12VC

应用: 内存集成电路静态存储器光电二极管

文档: 9页 / 142K

品牌: CYPRESS

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是否无铅
含铅
是否Rohs认证
不符合
生命周期
Obsolete
IHS 制造商
CYPRESS SEMICONDUCTOR CORP
零件包装代码
SOJ
包装说明
0.400 INCH, PLASTIC, SOJ-36
针数
36
Reach Compliance Code
compliant
ECCN代码
3A991.B.2.A
HTS代码
8542.32.00.41
风险等级
5.67
Is Samacsys
N
最长访问时间
12 ns
I/O 类型
COMMON
JESD-30 代码
R-PDSO-J36
JESD-609代码
e0
长度
23.495 mm
内存密度
4194304 bit
内存集成电路类型
STANDARD SRAM
内存宽度
16
功能数量
1
端子数量
36
字数
262144 words
字数代码
256000
工作模式
ASYNCHRONOUS
最高工作温度
70 °C
最低工作温度
组织
256KX16
输出特性
3-STATE
封装主体材料
PLASTIC/EPOXY
封装代码
SOJ
封装等效代码
SOJ44,.44
封装形状
RECTANGULAR
封装形式
SMALL OUTLINE
并行/串行
PARALLEL
峰值回流温度(摄氏度)
225
电源
3.3 V
认证状态
Not Qualified
座面最大高度
3.683 mm
最大待机电流
0.01 A
最小待机电流
3 V
子类别
SRAMs
最大压摆率
0.21 mA
最大供电电压 (Vsup)
3.6 V
最小供电电压 (Vsup)
3 V
标称供电电压 (Vsup)
3.3 V
表面贴装
YES
技术
CMOS
温度等级
COMMERCIAL
端子面层
Tin/Lead (Sn/Pb)
端子形式
J BEND
端子节距
1.27 mm
端子位置
DUAL
处于峰值回流温度下的最长时间
30
宽度
10.16 mm
Base Number Matches
1
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下一页
33
PRELIMINARY
CY7C1041AV33/
GVT73256A16
256K x 16 Static RAM
Features
Fast access times: 10, 12 ns
Fast OE access times: 5, 6, and 7 ns
Single +3.3V ±0.3V power supply
Fully static—no clock or timing strobes necessary
All inputs and outputs are TTL-compatible
Three state outputs
Center power and ground pins for greater noise
immunity
Easy memory expansion with CE and OE options
Automatic CE power-down
High-performance, low power consumption, CMOS
double-poly, double-metal process
Packaged in 44-pin, 400-mil SOJ and 44-pin, 400-mil
TSOP
Functional Description
The CY7C1049AV33\GVT73512A8 is organized as a 262,144
x 16 SRAM using a four-transistor memory cell with a high-per-
formance, silicon gate, low-power CMOS process. Cypress
SRAMs are fabricated using double-layer polysilicon, dou-
ble-layer metal technology.
This device offers center power and ground pins for improved
performance and noise immunity. Static design eliminates the
need for external clocks or timing strobes. For increased sys-
tem flexibility and eliminating bus contention problems, this de-
vice offers Chip Enable (CE), separate Byte Enable controls
(BLE and BHE) and Output Enable (OE) with this organization.
The device offers a low-power standby mode when chip is not
selected. This allows system designers to meet low standby
power requirements.
Functional Block Diagram
VCC
VSS
BLE#
Pin Configuration
SOJ/TSOP II
Top View
A0
DQ1
ADDRESS BUFFER
MEMORY ARRAY
512 ROWS X 256 X 16
COLUMNS
DQ8
DQ9
DQ16
A16
COLUMN DECODER
POWER
DOWN
CE#
BHE#
WE#
OE#
A
0
A
1
A
2
A
3
A
4
CE
DQ
1
DQ
2
DQ
3
DQ
4
V
CC
V
SS
DQ
5
DQ
6
DQ
7
DQ
8
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A
17
A
16
A
15
OE
BHE
BLE
DQ
16
DQ
15
DQ
14
DQ
13
V
SS
V
CC
DQ
12
DQ
11
DQ
10
DQ
9
NC
A
14
A
13
A
12
A
11
A
10
ROW DECODER
Selection Guide
CY7C1049AV33-10/
GVT73512A8-10
Maximum Access Time (ns)
Maximum Operating Current (mA)
Maximum CMOS Standby Current (mA)
Com’l/Ind’l
Com’l
L
10
240
10
3.0
CY7C1049AV33-12/
GVT73512A8-12
12
210
10
3.0
Cypress Semiconductor Corporation
3901 North First Street
I/O CONTROL
San Jose
CA 95134
408-943-2600
June 15, 2000