C9530

更新时间： 2024-01-20 20:09:03

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赛普拉斯 - CYPRESS		时钟发生器 PC
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11页	263K
描述
PCIX I/O System Clock Generator with EMI Control Features

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C9530 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP-48
针数：	48	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.88	JESD-30 代码：	R-PDSO-G48
JESD-609代码：	e0	长度：	12.5 mm
端子数量：	48	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	133.33 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP48,.3,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	主时钟/晶体标称频率：	33.33 MHz
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	Clock Generators	最大压摆率：	30 mA
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	6.1 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

C9530 数据手册

C9530

PCIX I/O System Clock Generator with EMI

Control Features

Table 1. Test Mode Logic Table^[1]

Features

Input Pins

SA1

Output Pins

CLKA

• Dedicated clock buffer power pins for reduced noise,

crosstalk and jitter

OEA

OEB

SA0

SB0

LOW

HIGH

LOW

HIGH

• Input clock frequency of 25 MHz to 33.3 MHz

• Output frequencies of XINx1, XINx2, XINx3 and XINx4

• Output grouped in two banks of five clocks each

• One REF XIN clock output

SB1

CLKB

XIN

REF

XIN

HIGH

LOW

HIGH

2 * XIN

3 * XIN

4 * XIN

• SMBus clock control interface for individual clock

disabling and SSCG control and individual back

frequency selection

Three-state Three-state

• Output clock duty cycle is 50% (± 5%)

• < 250 ps skew between output clocks within a bank

• Output jitter < 250 psec (175 psec with all outputs at the

same frequency)

• Spread Spectrum feature for reduced electromagnetic

interference (EMI)

• OE pins for entire output bank enable control and

testability

• 48-pin SSOP and TSSOP packages

Pin Configuration

Block Diagram

REF

VDD

SDATA

SCLK

VDD

XIN

AGOOD#

XOUT

VSS

SSCG

CLKA0

VDD

SSCG#

Logic

SA0

SB0

CLKA1

SA1

SB1

CLKA2

VSS

CLKA3

CLKA0

CLKA1

VDDA

CLKA2

VSS

CLKB0

CLKB1

VDDB

CLKB2

VSS

CLKA4

OEA

XIN

XOUT

CLKB0

CLKB1

CLKB2

VDDA

CLKA3

CLKA4

VSS

VDDB

CLKB3

CLKB4

VSS

SDATA

SCLK

CLKB3

CLKB4

OEB

BGOOD#

REF

I²C

Control

Logic

IA(0:2)

SA(0,1)

SB(0,1)

AGOOD#

VSS

BGOOD#

AVDD

VSS

IA0

IA1

IA2

SSCG#

VSS

AVDD

OEA

OEB

Note:

1. A and B banks have separate frequency select and output enable controls. XIN is the frequency of the clock on the device’s XIN pin. OEA and OEB will three-state

REF.

Cypress Semiconductor Corporation

Document #: 38-07033 Rev. *C

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised October 31, 2005

12 3 4 5 6 7...11

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型号	品牌	描述	获取价格	数据表
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