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9FG108CGLFT

更新时间： 2024-02-13 18:31:42
品牌 Logo 应用领域
艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
21页 263K
描述
Processor Specific Clock Generator, 400MHz, PDSO48, 6.10 MM WIDTH, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48

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9FG108CGLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：6.10 MM WIDTH, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.73
JESD-30 代码：R-PDSO-G48JESD-609代码：e3
长度：12.5 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：400 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：6.1 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

9FG108CGLFT 数据手册

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ICS9FG108  
Frequency Generator for CPU, FBD, PCIe Gen 1/2 & SATA  
Pin Description (continued)  
PIN #  
PIN NAME  
PIN TYPE  
DESCRIPTION  
Active low input to stop differential output clocks.  
Asynchronous, active high input to enable spread spectrum functionality.  
Select 14.31818 MHz or 25 Mhz input frequency. 1 = 14.31818 MHz, 0 = 25 MHz  
Active high input for enabling output 3.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential Complementary clock output  
0.7V differential true clock output  
25  
DIF_STOP#  
IN  
IN  
IN  
26  
**SPREAD  
27  
*SEL14M_25M#  
28  
**OE_3  
IN  
29  
30  
31  
32  
33  
DIF_3#  
DIF_3  
VDD  
DIF_2#  
DIF_2  
OUT  
OUT  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7V differential Complementary clock output  
0.7V differential true clock output  
Active high input for enabling output 2.  
0 = tri-state outputs, 1= enable outputs  
Ground pin.  
34  
*OE_2  
IN  
35  
36  
GND  
VDD  
PWR  
PWR  
Power supply, nominal 3.3V  
Active high input for enabling output 1.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential Complementary clock output  
0.7V differential true clock output  
Power supply, nominal 3.3V  
0.7V differential Complementary clock output  
0.7V differential true clock output  
37  
*OE_1  
IN  
38  
39  
40  
41  
42  
DIF_1#  
DIF_1  
VDD  
DIF_0#  
DIF_0  
OUT  
OUT  
PWR  
OUT  
OUT  
Active high input for enabling output 0.  
0 = tri-state outputs, 1= enable outputs  
Frequency select pin.  
43  
**OE_0  
IN  
44  
45  
**FS1  
**FS0  
I/O  
IN  
Frequency select pin.  
This pin establishes the reference current for the differential current-mode output  
pairs. This pin requires a fixed precision resistor tied to ground in order to establish  
the appropriate current. 475 ohms is the standard value.  
Ground pin for the PLL core.  
46  
IREF  
OUT  
47  
48  
GNDA  
VDDA  
PWR  
PWR  
3.3V power for the PLL core.  
Note:  
* indicates internal 120K pull up  
** indicates internal 120K pull down  
IDTTM/ICSTM Frequency Generator for CPU, FBD, PCIe Gen 1/2 & SATA  
ICS9FG108  
REV J 02/20/09  
4
1234567...21

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