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9DBL06P1BxxxKILFT

更新时间： 2024-01-30 16:45:05

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艾迪悌 - IDT		PC
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19页	307K
描述
6-output 3.3V PCIe Zero-Delay Buffer

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9DBL06P1BxxxKILFT 数据手册

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9DBL0641 / 9DBL0651 DATASHEET

Pin Configuration

40 39 38 37 36 35 34 33 32 31

vSADR_tri

^vHIBW_BYPM_LOBW#

FB_DNC

NC

1

2

30

29

28

27

26

25

24

23

22

21

vOE3#

DIF3#

DIF3

3

FB_DNC#

4

9DBL0641/51/P1

epad is GND

VDDR3.3

VDDIO

VDDA3.3

vOE2#

DIF2#

DIF2

5

CLK_IN

6

CLK_IN#

7

GNDDIG

8

SCLK_3.3

9

SDATA_3.3

vOE1#

10

11 12 13 14 15 16 17 18 19 20

40-VFQFPN, 5mm x 5mm 0.4mm pin pitch

^ prefix indicates internal 120KOhm pull up resistor

^v prefix indicates internal 120KOhm pull up AND pull down resistor (biased to VDD/2)

v prefix indicates internal 120KOhm pull down resistor

SMBus Address Selection Table

+

Read/Write bit

SADR

Address

1101011

1101100

1101101

x

x

x

0

M

1

State of SADR on first application of

CKPWRGD_PD#

Note: If not using CKPWRGD (CKPWRGD tied to VDD3.3), all 3.3V VDD need to transition

from 2.1V to 3.135V in <300usec.

Power Management Table

SMBus

OEx bit

X

DIFx

True O/P

Low¹

Low¹

CKPWRGD_PD#

CLK_IN

OEx# Pin

PLL

Comp. O/P

Low¹

0

1

1

1

X

X

X

0

Off

On²

On²

On²

Low¹

Running

Running

Running

0

1

1

Running

Low¹

Running

Low¹

1

1. The output state is set by B11[1:0] (Low/Low default)

2. If Bypass mode is selected, the PLL will be off, and outputs will be running.

Power Connections

PLL Operating Mode

Pin Number

Description

Byte1 [7:6] Byte1 [4:3]

VDD

VDDIO

GND

HiBW_BypM_LoBW#

MODE

PLL Lo BW

Bypass

Readback

Control

00

Input

receiver

0

M

1

00

01

11

5

41

01

analog

PLL Hi BW

11

11

16, 31

25

8

Digital Power

DIF outputs,

Logic

12,17,26,32,

39

41

41

PLL Analog

6-OUTPUT 3.3V PCIE ZERO-DELAY BUFFER

2

FEBRUARY 8, 2017

123 4 5 6 7...19

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