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932S825AGT

更新时间： 2024-01-28 06:44:38

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艾迪悌 - IDT		光电二极管
页数	文件大小	规格书
20页	231K
描述
Clock Generator, PDSO64

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技术参数
数据手册

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932S825AGT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
Reach Compliance Code：	unknown	风险等级：	5.92
JESD-30 代码：	R-PDSO-G64	端子数量：	64
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP64,.32,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	电源：	3.3 V
认证状态：	Not Qualified	子类别：	Clock Generators
最大压摆率：	250 mA	标称供电电压：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	Base Number Matches：	1

932S825AGT 数据手册

ICS932S825

Absolute Maximum Ratings

Parameter

Symbol

VDDA

VDD

Min

Max

GND + 4.5V

GND +4.5V

150

Units Notes

3.3V Core Supply Voltage

3.3V Logic Input Supply Voltage

Storage Temperature

-50

°C

Tambient

Ambient Operating Temp

ESD prot

2000

Input ESD protection human body model

¹Operation at these extremes is neither implied nor guaranteed

Electrical Characteristics - Input/Supply/Common Output Parameters

T_A= 0 - 70°C; Supply Voltage V_DD= 3.3 V +/-5%

PARAMETER

Input High Voltage

Input Low Voltage

Input High Current

SYMBOL

Conditions

MIN

TYP

MAX

V_DD+ 0.3

0.8

UNITS NOTES

V_IH

V_IL

I_IH

V_SS- 0.3

-5

V_IN= V_DD

V_IN= 0 V; Inputs with no pull-up

resistors

V_IN= 0 V; Inputs with pull-up

resistors

I_IL1

I_IL2

-5

Input Low Current

-200

Operating Current

Powerdown Current

Input Frequency³

Pin Inductance¹

I_DD3.3OP

I_DD3.3PD

F_i

all outputs driven

all diff pairs Low/Low

V_DD= 3.3 V

250

MHz

14.318

L_pin

C_IN

Logic Inputs

Output pin capacitance

X1 & X2 pins

Input Capacitance¹

C_OUT

C_INX

From V_DDPower-Up or de-assertion

of PD# to 1st clock

Clk Stabilization^1,2

T_STAB

1,2

Modulation Frequency

SMBus Voltage

Triangular Modulation

2.7

5.5

0.4

kHz

V_DD

V_OL

Low-level Output Voltage

Current sinking at

V_OL= 0.4 V

@ I_PULLUP

I_PULLUP

T_RI2C

SCLK/SDATA

(Max VIL - 0.15) to

(Min VIH + 0.15)

1000

300

Clock/Data Rise Time³

SCLK/SDATA

(Min VIH + 0.15) to

(Max VIL - 0.15)

T_FI2C

Clock/Data Fall Time³

¹Guaranteed by design and characterization, not 100% tested in production.

²See timing diagrams for timing requirements.

³Input frequency should be measured at the REFOUT pin and tuned to ideal 14.31818MHz to meet

ppm frequency accuracy on PLL outputs.

1276E—12/14/07

1...4 5 678 9 10...20

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型号	品牌	描述	获取价格	数据表
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932S825YGLFT	IDT	Processor Specific Clock Generator, 220MHz, PDSO64, 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT	获取价格
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