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9112YM-17LF

更新时间： 2024-09-28 21:00:23
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
9页 1473K
描述
Low Skew Clock Driver, 9112 Series, 8 True Output(s), 0 Inverted Output(s), PDSO16, 0.150 INCH, ROHS COMPLIANT, MS-012, SOIC-16

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9112YM-17LF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP,针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.61系列：9112
输入调节：STANDARDJESD-30 代码：R-PDSO-G16
JESD-609代码：e3长度：9.9 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER功能数量：1
反相输出次数：端子数量：16
实输出次数：8最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260传播延迟（tpd）：0.7 ns
Same Edge Skew-Max（tskwd）：0.25 ns座面最大高度：1.75 mm
最大供电电压 (Vsup)：3.63 V最小供电电压 (Vsup)：2.97 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：3.9 mmBase Number Matches：1

9112YM-17LF 数据手册

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ICS9112-17  
Integrated  
Circuit  
Systems,Inc.  
Low Skew Output Buffer  
General Description  
Features  
TheICS9112-17 isahighperformance, lowskew, lowjitter  
zero delay buffer. It uses a phase lock loop (PLL)  
technologytoalign, inbothphaseandfrequency, theREF  
input with the CLKOUT signal. It is designed to distribute  
high speed clocks in PC systems operating at speeds  
from 25 to 133 MHz.  
•
•
•
Zero input - output delay  
Frequency range 25 - 133 MHz (3.3V)  
High loop filter bandwidth ideal for Spread Spectrum  
applications.  
•
•
•
•
Less than 200 ps cycle to cycle Jitter  
Skew controlled outputs  
Skew less than 250 ps between outputs  
Available in 16 pin, 150 mil SSOP & SOIC package  
ICS9112-17 is a zero delay buffer that provides  
synchronization between the input and output. The  
synchronization is established via CLKOUT feed back to  
theinputofthePLL. Sincetheskewbetweentheinputand  
outputislessthan+/-350pS, thepartactsasazerodelay  
buffer.  
The ICS9112-17 hastwobanksoffouroutputscontrolled  
bytwoaddresslines. Dependingontheselectedaddress  
line, bank B or both banks can be put in a tri-state mode.  
In this mode, the PLL is still running and only the output  
buffers are put in a high impedance mode. The test mode  
shuts off the PLL and connects the input directly to the  
output buffers (see table below for functionality).  
Pin Configuration  
The ICS9112-17 comes in a sixteen pin 150 mil SOIC or  
16 pin SSOP package. In the absence of REF input, will  
beinthepowerdownmode. Inthismode, thePLListurned  
offandtheoutputbuffersarepulledlow. Powerdownmode  
provides the lowest power consumption for a standby  
condition.  
16 pin SSOP & SOIC  
Block Diagram  
Functionality  
CLKA  
(1, 4)  
CLKB  
(1, 4)  
Output  
Source Shutdown  
PLL  
FS2 FS1  
CLKOUT  
0
0
0
1
Tristate Tristate  
Driven Tristate  
Driven  
Driven  
PLL  
PLL  
PLL  
N
N
PLL  
PLL  
1
1
0
1
Bypass Bypass Bypass  
REF  
PLL  
Y
N
Mode  
Mode  
Mode  
Driven Driven  
Driven  
0051L—08/03/07  
1234567...9

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与9112YM-17LF相关器件

型号 品牌 获取价格 描述 数据表
9112YM-17-T IDT

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 		PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO16
9112YM-26LFT IDT

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 		Low Skew Clock Driver, 9112 Series, 4 True Output(s), 0 Inverted Output(s), PDSO8, 4.40 MM
9112YM-27 IDT

获取价格

 		Low Skew Clock Driver, 9112 Series, 4 True Output(s), 0 Inverted Output(s), PDSO8, 0.150 I
9112YM-27LF IDT

获取价格

 		Low Skew Clock Driver, 9112 Series, 4 True Output(s), 0 Inverted Output(s), PDSO8, 0.150 I
9112YM-27LFT IDT

获取价格

 		9112 SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8, 0.150 I
9112YM-27LF-T IDT

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 		Low Skew Clock Driver, 9112 Series, 4 True Output(s), 0 Inverted Output(s), PDSO8, 0.150 I
9112YM-27T IDT

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 		Low Skew Clock Driver, 9112 Series, 4 True Output(s), 0 Inverted Output(s), PDSO8, 0.150 I
9113-0-00-01-00-38-0 MILL-MAX

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 		PCB Terminal
9113-0-00-34-00-00-03-0 MILL-MAX

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 		PCB Terminal
9113-0-00-34-00-38-0 MILL-MAX

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 		PCB Terminal, ROHS COMPLIANT

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