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8V19N492

更新时间： 2023-12-20 18:46:35

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JESD204B/C Clock Jitter Attenuator

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8V19N492 数据手册

8V19N492 Datasheet

Block Diagram

Figure 1. Block Diagram (f_VCO= 2949.12MHz)

VCXO-PLL

LoopFilter

QCLK_V

nQCLK_V

CLK_0

nCLK_0

Clock

Monitor

and

Selector

VDD_LCF

BYPV

FDF

÷P_V

÷P_F

OSC

PFD

CLK_1

nCLK_1

LFV

nOSC

PFD

÷M_V0

f_VCXO

f_VCO

ICPF

LFF

FemtoClockNG

BYPF

÷M_F

÷M_V1

FemtoClockNG

PLL Loop Filter

Holdover

LFFR

QCLK_A[1:0]

nQCLK_A[1:0]

÷N_A

Φ_{CLK_A}

÷N_S

QREF_A0

nQREF_A0

Φ_{REF_S}

MUX_A0

Φ_{REF_A0}

Φ_{REF_A1}

Φ_{REF_A2}

QREF_A1

nQREF_A1

SYSREF

Generator

EXT_SYS

MUX_A1

MUX_A2

QREF_A2

nQREF_A2

Channel A

÷N_B

QCLK_B[1:0]

nQCLK_B[1:0]

Φ_{CLK_B}

Φ_{REF_B0}

Φ_{REF_B1}

QREF_B0

nQREF_B0

MUX_B0

QREF_B1

nQREF_B1

MUX_B1

Channel B

÷N_C

QCLK_C

nQCLK_C

Φ_{CLK_C}

QREF_C

nQREF_C

Φ_{REF_C}

MUX_C

Channel C

÷N_D

QCLK_D

nQCLK_D

Φ_{CLK_D}

QREF_D

nQREF_D

MUX_D

Φ_{REF_D}

Channel D

÷N_E

QCLK_E0

nQCLK_E0

Φ_{CLK_E}

QCLK_E1

nQCLK_E1

Channel E

SDAT

SCLK

nCS

SPI

nINT

File

LOCK

SELSV

November 10, 2022

123 4 5 6 7...77

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