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Datasheet > 微控制器和处理器 > 总线控制器> 89HPES8T5A
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89HPES8T5A

更新时间： 2024-01-29 19:57:09
品牌 Logo 应用领域
艾迪悌 - IDT PC
页数 文件大小 规格书
29页 464K
描述
8-Lane 5-Port PCI Express Switch

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89HPES8T5A 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：CABGA
包装说明：CABGA-324针数：324
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.66
其他特性：ALSO REQUIRES 3.3V SUPPLY地址总线宽度：
总线兼容性：PCI最大时钟频率：125 MHz
外部数据总线宽度：JESD-30 代码：S-PBGA-B324
JESD-609代码：e1长度：19 mm
湿度敏感等级：3端子数量：324
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA324,18X18,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.5 mm子类别：Bus Controllers
最大供电电压：1.1 V最小供电电压：0.9 V
标称供电电压：1 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Silver/Copper (Sn/Ag/Cu)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：30宽度：19 mm
uPs/uCs/外围集成电路类型：BUS CONTROLLER, PCIBase Number Matches：1

89HPES8T5A 数据手册

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IDT 89HPES8T5A Data Sheet  
General Purpose Input/Output  
The PES8T5A provides 11 General Purpose Input/Output (GPIO) pins that may be used by the system designer as bit I/O ports. Each GPIO pin  
may be configured independently as an input or output through software control. Some GPIO pins are shared with other on-chip functions. These  
alternate functions may be enabled via software, SMBus slave interface, or serial configuration EEPROM.  
Pin Description  
The following tables lists the functions of the pins provided on the PES8T5A. Some of the functions listed may be multiplexed onto the same pin.  
The active polarity of a signal is defined using a suffix. Signals ending with an “N” are defined as being active, or asserted, when at a logic zero (low)  
level. All other signals (including clocks, buses, and select lines) will be interpreted as being active, or asserted, when at a logic one (high) level.  
Signal  
Type  
Name/Description  
PE0RP[3:0]  
PE0RN[3:0]  
I
PCI Express Port 0 Serial Data Receive. Differential PCI Express receive  
pairs for port 0.  
PE0TP[3:0]  
PE0TN[3:0]  
O
I
PCI Express Port 0 Serial Data Transmit. Differential PCI Express trans-  
mit pairs for port 0.  
PE2RP[0]  
PE2RN[0]  
PCI Express Port 2 Serial Data Receive. Differential PCI Express receive  
pair for port 2.  
PE2TP[0]  
PE2TN[0]  
O
I
PCI Express Port 2 Serial Data Transmit. Differential PCI Express trans-  
mit pair for port 2.  
PE3RP[0]  
PE3RN[0]  
PCI Express Port 3 Serial Data Receive. Differential PCI Express receive  
pair for port 3.  
PE3TP[0]  
PE3TN[0]  
O
I
PCI Express Port 3 Serial Data Transmit. Differential PCI Express trans-  
mit pair for port 3.  
PE4RP[0]  
PE4RN[0]  
PCI Express Port 4 Serial Data Receive. Differential PCI Express receive  
pair for port 4.  
PE4TP[0]  
PE4TN[0]  
O
I
PCI Express Port 4 Serial Data Transmit. Differential PCI Express trans-  
mit pair for port 4.  
PE5RP[0]  
PE5RN[0]  
PCI Express Port 5 Serial Data Receive. Differential PCI Express receive  
pair for port 5.  
PE5TP[0]  
PE5TN[0]  
O
I
PCI Express Port 5 Serial Data Transmit. Differential PCI Express trans-  
mit pair for port 5.  
PEREFCLKP  
PEREFCLKN  
PCI Express Reference Clock. Differential reference clock pair input. This  
clock is used as the reference clock by on-chip PLLs to generate the clocks  
required for the system logic and on-chip SerDes. The frequency of the dif-  
ferential reference clock is determined by the REFCLKM signal.  
REFCLKM  
I
PCI Express Reference Clock Mode Select. This signal selects the fre-  
quency of the reference clock input.  
0x0 - 100 MHz  
0x1 - 125 MHz  
Table 2 PCI Express Interface Pins  
4 of 29  
September 7, 2007  
1234567...29

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