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874004AGT

更新时间： 2024-01-26 08:43:31
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
10页 562K
描述
Clock Driver, 874004 Series, 4 True Output(s), 0 Inverted Output(s), PDSO24, 4.40 X 7.80 MM, 0.92 MM HEIGHT, MO-153, TSSOP-24

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874004AGT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：4.40 X 7.80 MM, 0.92 MM HEIGHT, MO-153, TSSOP-24
针数：24Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.92系列：874004
输入调节：DIFFERENTIALJESD-30 代码：R-PDSO-G24
JESD-609代码：e0长度：7.8 mm
逻辑集成电路类型：CLOCK DRIVER湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：24实输出次数：4
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mm最小 fmax：98 MHz
Base Number Matches：1

874004AGT 数据手册

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PRELIMINARY  
ICS874004  
Integrated  
Circuit  
Systems, Inc.  
PCI EXPRESS  
™
J
ITTER  
ATTENUATOR  
TABLE 1. PIN DESCRIPTIONS  
Number  
1, 24  
2, 3  
4, 23  
5
Name  
nQA0, QA0  
nQB0, QB0  
VDDO  
Type  
Description  
Output  
Output  
Power  
Output  
Output  
Differential output pair. LVDS interface levels.  
Differential output pair. LVDS interface levels.  
Output supply pins.  
FB_OUT  
nFB_OUT  
Non-inverting differential feedback output.  
Inverting differential feedback output.  
6
Active HIGH Master Reset. When logic HIGH, the internal dividers are  
reset causing the true outputs (nQx) to go low and the inverted outputs  
(Qx) to go high. When logic LOW, the internal dividers and the outputs  
are enabled. LVCMOS/LVTTL interface levels.  
7
8
MR  
Input  
Pulldown  
Pullup/  
Pulldown  
BW_SEL  
Input  
Selects PLL Band Width input. LVCMOS/LVTTL interface levels.  
Analog supply pin.  
9
VDDA  
F_SEL  
VDD  
Power  
Input  
10  
11  
Pulldown Frequency select pin. LVCMOS/LVTTL interface levels.  
Power  
Core supply pin.  
Output enable pin for QA pins. When HIGH, the QAx/nQAx outputs are  
12  
OEA  
Input  
Pullup  
active. When LOW, the QAx/nQAx outputs are in a high impedance  
state. LVCMOS/LVTTL interface levels.  
13  
14  
15  
CLK  
nCLK  
GND  
Input  
Input  
Pulldown Non-inverting differential clock input.  
Pullup  
Inverting differential clock input.  
Power supply ground.  
Power  
Output enable pin for QB pins. When HIGH, the QBx/nQBx outputs are  
active. When LOW, the QBx/nQBx outputs are in a high impedance  
state. LVCMOS/LVTTL interface levels.  
16  
OEB  
Input  
Pullup  
17  
18  
FB_IN  
Input  
Input  
Pulldown Non-inverting differential feedback input.  
nFB_IN  
Pullup  
Inverting differential feedback input.  
19, 20  
21, 22  
nQB1, QB1  
nQA1, QA1  
Output  
Output  
Differential output pair. LVDS interface levels.  
Differential output pair. LVDS interface levels.  
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.  
TABLE 2. PIN CHARACTERISTICS  
Symbol Parameter  
Test Conditions  
Minimum Typical Maximum Units  
CIN  
Input Capacitance  
Input Pullup Resistor  
4
pF  
KΩ  
KΩ  
RPULLUP  
51  
51  
RPULLDOWN Input Pulldown Resistor  
TABLE 3A. OUTPUT ENABLE FUNCTION TABLE  
TABLE 3B. PLL BANDWIDTH/PLL BYPASS CONTROL  
Inputs  
PLL  
Inputs  
Outputs  
Bandwidth  
~200KHz  
~800KHz  
~400KHz  
BW_SEL  
OEA  
OEB QAx/nQAx QBx/nQBx FB_OUT/nFB_OUT  
0
1
0
1
0
1
HiZ  
HiZ  
Enabled  
Enabled  
Enabled  
Enabled  
Float  
874004AG  
www.icst.com/products/hiperclocks.html  
REV. A FEBRUARY 2, 2005  
2
1234567...10

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