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8735AYI-31LFT

更新时间： 2024-09-29 19:27:23
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
16页 185K
描述
Clock Driver, PQFP32

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8735AYI-31LFT 技术参数

是否Rohs认证： 符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.84
JESD-30 代码：S-PQFP-G32JESD-609代码：e3
湿度敏感等级：3端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP32,.35SQ,32封装形状：SQUARE
封装形式：FLATPACK电源：3.3 V
Prop。Delay @ Nom-Sup：5.4 ns认证状态：Not Qualified
子类别：Clock Drivers标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
Base Number Matches：1

8735AYI-31LFT 数据手册

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ICS8735I-31  
1:5 DIFFERENTIAL-TO-3.3V LVPECL  
ZERO DELAY CLOCK GENERATOR  
Integrated  
Circuit  
Systems, Inc.  
GENERAL DESCRIPTION  
FEATURES  
The ICS8735I-31 is a highly versatile 1:5 Differ- • 5 differential 3.3V LVPECL outputs  
ICS  
ential-to-3.3V LVPECL Clock Generator and a  
• Selectable differential clock inputs  
HiPerClockS™  
member of the HiPerClockS™ family of High Per-  
formance Clock Solutions from ICS. The  
ICS8735I-31 has a fully integrated PLL and can  
• CLKx, nCLKx pair can accept the following differential  
input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL  
be configured as zero delay buffer, multiplier or divider, and  
has an output frequency range of 15.625MHz to 350MHz.The  
reference divider, feedback divider and output divider are each  
programmable, thereby allowing for the following output-to-  
input frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8. The  
external feedback allows the device to achieve “zero delay”  
between the input clock and the output clocks.The PLL_SEL  
pin can be used to bypass the PLL for system test and debug  
purposes. In bypass mode, the reference clock is routed  
around the PLL and into the internal output dividers.  
• Output frequency range: 15.625MHz to 350MHz  
• Input frequency range: 15.625MHz to 350MHz  
• VCO range: 250MHz to 700MHz  
• Programmable dividers allow for the following output-to-input  
frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8  
• External feedback for “zero delay” clock regeneration  
with configurable frequencies  
• Cycle-to-cycle jitter: 60ps (maximum)  
• Output skew: 35ps (maximum)  
• Static phase offset: 55ps 125ps  
• 3.3V supply voltage  
• -40°C to 85°C ambient operating temperature  
• Lead-Free package fully RoHS compliant  
BLOCK DIAGRAM  
PIN ASSIGNMENT  
PLL_SEL  
Q0  
nQ0  
Q1  
nQ1  
÷2, ÷4, ÷8, ÷16,  
÷32, ÷64, ÷128  
0
1
32 31 30 29 28 27 26 25  
CLK0  
nCLK0  
Q2  
nQ2  
0
1
SEL0  
SEL1  
1
2
3
4
5
6
7
8
24  
23  
22  
21  
20  
19  
18  
17  
VCCO  
Q3  
CLK1  
nCLK1  
Q3  
nQ3  
CLK0  
nQ3  
Q2  
PLL  
nCLK0  
CLK1  
Q4  
nQ4  
CLK_SEL  
ICS8735I-31  
nQ2  
Q1  
8:1, 4:1, 2:1, 1:1,  
1:2, 1:4, 1:8  
nCLK1  
CLK_SEL  
FB_IN  
nFB_IN  
nQ1  
VCCO  
MR  
9
10 11 12 13 14 15 16  
SEL0  
SEL1  
SEL2  
SEL3  
MR  
32-Lead LQFP  
7mm x 7mm x 1.4mm package body  
Y Package  
TopView  
8735AYI-31  
www.icst.com/products/hiperclocks.html  
REV. A APRIL 4, 2005  
1
1234567...16

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与8735AYI-31LFT相关器件

型号 品牌 获取价格 描述 数据表
8735AYI-31T IDT

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 		Clock Driver, PQFP32
87368-0824 MOLEX

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 		2.00mm (.079) Pitch Milli-Grid™ Receptacle, S
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 		2.00mm (.079") Pitch Milli-Grid™ Receptacle,
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 		2.00mm (.079) Pitch Milli-Grid™ Receptacle, S

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