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8634BK-01T

更新时间： 2024-01-22 09:13:11

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艾迪悌 - IDT		驱动逻辑集成电路
页数	文件大小	规格书
17页	284K
描述
PLL Based Clock Driver, 8634 Series, 5 True Output(s), 0 Inverted Output(s), 5 X 5 MM, 0.95 MM HEIGHT, MO-220, VFQFN-32

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8634BK-01T 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	5 X 5 MM, 0.95 MM HEIGHT, MO-220, VFQFN-32	针数：	32
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.9
系列：	8634	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N32	JESD-609代码：	e0
长度：	5 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	32
实输出次数：	5	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC32,.2SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	225	电源：	3.3 V
Prop。Delay @ Nom-Sup：	4.2 ns	传播延迟（tpd）：	4.2 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.025 ns
座面最大高度：	1 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	5 mm	最小 fmax：	700 MHz
Base Number Matches：	1

8634BK-01T 数据手册

ICS8634-01

1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL

ZERO DELAY BUFFER

POWER SUPPLY FILTERING TECHNIQUES

As in any high speed analog circuitry, the power supply

pins are vulnerable to random noise. The ICS8634-01 pro-

vides separate power supplies to isolate any high switching

noise from the outputs to the internal PLL. V_CC, V_CCA, and

V_CCOshould be individually connected to the power supply

plane through vias, and bypass capacitors should be

used for each pin. To achieve optimum jitter performance,

power supply isolation is required. Figure 3 illustrates how

a 10Ω resistor along with a 10μF and a .01μF bypass

capacitor should be connected to each V_CCApin.

FIGURE 3. POWER SUPPLY FILTERING

DIFFERENTIAL CLOCK INPUT INTERFACE

The CLK /nCLK accepts LVDS, LVPECL, LVHSTL, SSTL, HCSL

component to conﬁrm the driver termination requirements. For

example in Figure 4A, the input termination applies for LVH-

STL drivers. If you are using an LVHSTL driver from another

vendor, use their termination recommendation.

SWING

and other differential signals. Both V

and V must meet

input requirements. Figures 4A to 4D show

CMR

the V and V

interface examples for the CLK/nCLK input driven by the most

common driver types.The input interfaces suggested here are

examples only. Please consult with the vendor of the driver

3.3V

1.8V

Zo = 50 Ohm

CLK

Zo = 50 Ohm

CLK

Zo = 50 Ohm

nCLK

Zo = 50 Ohm

HiPerClockS

Input

LVPECL

nCLK

HiPerClockS

Input

LVHSTL

ICS

HiPerClockS

LVHSTL Driver

FIGURE 4A. CLK/nCLK INPUT DRIVEN BY

LVHSTL DRIVER

FIGURE 4B. CLK/nCLK INPUT DRIVEN BY

3.3V LVPECL DRIVER

3.3V

Zo = 50 Ohm

125

Zo = 50 Ohm

LVDS_Driver

CLK

100

nCLK

Receiver

HiPerClockS

Input

LVPECL

Zo = 50 Ohm

FIGURE 4C. CLK/nCLK INPUT DRIVEN BY

3.3V LVPECL DRIVER

FIGURE 4D. CLK/nCLK INPUT DRIVEN BY

3.3V LVDS DRIVER

8634BY-01

www.idt.com

REV. D MAY 12, 2014

1...4 5 678 9 10...17

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型号	品牌	描述	获取价格	数据表
8634BY-01	IDT	PLL Based Clock Driver, 8634 Series, 5 True Output(s), 0 Inverted Output(s), PQFP32, 7 X 7	获取价格
8634BY-01LF	IDT	TQFP-32, Tray	获取价格
8634BY-01LFT	IDT	TQFP-32, Reel	获取价格
8634BY-01T	IDT	PLL Based Clock Driver, 8634 Series, 5 True Output(s), 0 Inverted Output(s), PQFP32, 7 X 7	获取价格
86350	AMPHENOL	Bayonet coupling mechanism provides quick	获取价格
863-5-12	WINCHESTER	PCB Terminal,	获取价格

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