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8633AF-01

更新时间： 2024-02-26 16:48:26

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
16页	291K
描述
PLL Based Clock Driver, 8633 Series, 3 True Output(s), 0 Inverted Output(s), PDSO28, 5.30 X 10.20 MM, 1.75 MM HEIGHT, MO-150, SSOP-28

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8633AF-01 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	SSOP, SSOP28,.3	针数：	28
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.7
系列：	8633	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	10.2 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	28
实输出次数：	3	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP28,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	225	电源：	3.3 V
Prop。Delay @ Nom-Sup：	4.9 ns	传播延迟（tpd）：	4.9 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.025 ns
座面最大高度：	2 mm	子类别：	Clock Driver
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	5.3 mm	Base Number Matches：	1

8633AF-01 数据手册

ICS8633-01

1-TO-3 DIFFERENTIAL-TO-3.3V LVPECL

ZERO DELAY BUFFER

APPLICATION INFORMATION

POWER SUPPLY FILTERING TECHNIQUES

As in any high speed analog circuitry, the power supply pins

are vulnerable to random noise. The ICS8633-01 provides

separate power supplies to isolate any high switching

noise from the outputs to the internal PLL. V_CC, V_CCA, and V_CCO

should be individually connected to the power supply

plane through vias, and bypass capacitors should be

used for each pin. To achieve optimum jitter performance,

power supply isolation is required. Figure 1 illustrates how

a 10Ω resistor along with a 10μF and a .01μF bypass

capacitor should be connected to each V_CCApin.

3.3V

V_CC

.01μF

10Ω

V_CCA

10 μF

FIGURE 1. POWER SUPPLY FILTERING

WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS

Figure 2 shows how the differential input can be wired to accept

single ended levels. The reference voltage V_REF ~ V_CC/2 is

generated by the bias resistors R1, R2 and C1. This bias circuit

should be located as close as possible to the input pin. The ratio

of R1 and R2 might need to be adjusted to position the V_REF

in the center of the input voltage swing. For example, if the

input clock swing is only 2.5V and V_CC= 3.3V, V_REF should be

1.25V and R2/R1 = 0.609.

VCC

Single Ended Clock Input

V_REF

CLKx

nCLKx

0.1u

FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT

8633AF-01

www.idt.com

REV. B AUGUST 2, 2010

1...3 4 567 8 9...16

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与8633AF-01相关器件

型号	品牌	描述	获取价格	数据表
8633AF-01LF	IDT	SSOP-28, Tube	获取价格
8633AF-01T	IDT	PLL Based Clock Driver, 8633 Series, 3 True Output(s), 0 Inverted Output(s), PDSO28, 5.30	获取价格
8633CBD2	ITT	Microminiature Pushbutton Switches	获取价格
8633CBD3	ITT	Microminiature Pushbutton Switches	获取价格
8633CBE2	ITT	Microminiature Pushbutton Switches	获取价格
8633CBE3	ITT	Microminiature Pushbutton Switches	获取价格

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